Memórias. EL68E Sistemas Embarcados. Tecnologias de Memórias. Conceitos. Profs. Douglas Renaux e Hugo Vieira Neto
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- Júlio César Ribas Capistrano
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1 EL68E Sistemas Embarcados Profs. Douglas Renaux e Hugo Vieira Neto Memórias Tecnologias de Memórias Voláteis x Não-Voláteis Estáticas x Dinâmicas Tipos: ROM PROM EPROM Flash SRAM SDRAM DDR Conceitos Organização externa x interna Diagramas em blocos Por que usar barramentos? CPU de 32 bits x memória de 8 bits ROM Estrutura Básica Interna Mask ROM (CMOS) Ex: 4w x 4b NOR 1
2 Mask ROM (CMOS) Ex: 4w x 4b PROM / EPROM NAND UV-EPROM Memoria Flash 2
3 Modos de Operação Sequência de Comandos Ciclo de Programação Memória Estática (SRAM) Célula Básica Conceito de Sense Amplifier 3
4 Exercício: Altere o diagrama do slide anterior para que a organização externa da memória passe a ser de 64 x 2 bits em vez de 16 x 8 bits. Considere apenas leitura. Exercício: Quais são as características do chip de memória cujo diagrama é apresentado a seguir (próximo slide)? Organização Externa Sinais de controle Características deste chip? Diagrama de Tempo Ciclo de Leitura Diagrama de Tempo Ciclo de Escrita Barramento Externo de Dados Alguns modelos de microcontroladores Cortex-M3 possuem barramentos externos para memórias SRAM ou SDRAM: Endereços Dados (32, 16 ou 8 bits) Controle Output Enable (/OE) Write Enable (/WE) Chip Select (/CS[3:0], programáveis) Byte Lane Selection (/BLS[3:0]) 4
5 Processador: ARM Cortex-M3 (p.ex. LPC1857) Dispositivos de memória RAM disponíveis: 1M x 8 bits Total de memória RAM externa desejado: 2M x 32 bits Endereço inicial da memória RAM externa no mapa de endereços do ARM Cortex-M3: 0x Dispositivo de memória disponível (neste exemplo): são necessárias 20 linhas de endereço para as 1M ( ) posições. O espaço de endereçamento do processador Cortex-M3 é de 4GB (32 linhas de endereço) Para uma memória com 32 bits de largura existem 1G linhas e portanto: 30 dos bits de endereçamento (A31 a A2) selecionam uma das linhas da memória Os 2 bits de endereçamento restantes (A1 e A0) selecionam 1 dos 4 bytes existentes em cada linha Objetivo: 2M x 32 bits = 64Mbits = 8MBytes = 2MWords mapeados a partir de 0x Portanto, necessita-se de 8 dispositivos de 8Mbits cada (1M x 8 bits = 8Mbits = 1MByte): 4 dispositivos em paralelo (A) resultam em 1M linhas 32 bits cada (total de 1MWord) Mais 4 dispositivos concatenados (B) a partir do próximo endereço provém o total de 2MWords Finalidade de cada conjunto de linhas de endereçamento: 5
6 O gerador de chip select (CS), integrado ao LPC1857, é um módulo programável: /CS1 ativo quando a faixa de endereços for de 0x a 0x103F FFFF (A) /CS2 ativo quando a faixa de endereços for de 0x a 0x107F FFFF (B) /CS1 e /CS2 inativos em quaisquer outras faixas de endereços A implementação externa do gerador de chip select /CS1 poderia ser simplesmente: Exercício: Dado o chip de memória M68AW512M (próximo slide), responda: Qual a organização externa? Para que servem as linhas /UB e /LB? Qual linha de endereço do Cortex-M3 devo ligar ao sinal A0 deste chip? Como conectar 2 chips destes a um Cortex-M3 com barramento de 32 bits para que situem-se na faixa de endereço a partir de 0x ? Exemplos Prática: Acesso a Memória Estruturas Escrever código C que escreve em todos os campos das estruturas a seguir (próximos slides). Observar (janela disassembly) o tipo de instrução STR usado para cada campo. Qual o tamanho ocupado na memória por cada estrutura? Imaginando as memórias do exercício anterior, quantos ciclos de acesso são necessários em cada atribuição? Quais linhas de controle (/B0, /B1, /B2, /B3) são ativadas em cada caso? O que acontece ao se atribuir ao campo a o valor 1000? E ao campo b? De que forma o compilador organiza os campos da estrutura na memória a partir do endereço inicial da estrutura? Qual estrutura está melhor planejada? 6
7 Estrutura 1 struct time_str { unsigned long long h; unsigned char a; long long g; signed char b; unsigned short c; signed short d; int e; unsigned f; }; struct time_str t1; Estrutura 2 struct time_good { unsigned long long h; long long g; int e; unsigned f; unsigned short c; signed short d; signed char b; unsigned char a; }; struct time_good t2; Estrutura 3 #pragma pack(1) struct time_str_packed { unsigned long long h; unsigned char a; long long g; signed char b; unsigned short c; signed short d; int e; unsigned f; }; struct time_str_packed t3; Resposta para a Estrutura 1 /B3 /B2 /B1 /B0 endereço f3 (MSB) f2 f1 f0 (LSB) 0x C e3 (MSB) e2 e1 e0 (LSB) 0x xx xx d1 (MSB) d0 (LSB) 0x c1 (MSB) c0 (LSB) xx b 0x g7 (MSB) g6 g5 g4 g3 g2 g1 g0 (LSB) 0x xx xx xx xx xx xx xx a 0x h7 (MSB) h6 h5 h4 0x C h3 h2 h1 h0 (LSB) 0x Memória Dinâmica Célula básica: 1 transistor + 1 capacitor CAS 7
8 DRAM Command summary /CS /RAS /CAS /WE Address Command operation) H x x x x Command inhibit (No L H H H x No operation L H H L x Burst Terminate: stop a read or write burst in progress L H L H column Read from currently active row L H L L column Write to currently active row L L H H row Activate a row for read and write L L H L x Precharge (deactivate) the current row L L L H x Auto refresh: Refresh one row of each bank, using an internal counter L L L L mode Load mode register: Address bus specifies DRAM operation mode. SDRAM: Dinâmica e Síncrona 8
9 2015 O que se usa hoje como memória em sistemas embarcados? Tipos de uso: 1. Código e dados não voláteis 2. Variáveis 3. Sistema de arquivos Código e Dados Não-Voláteis Memória NOR-Flash Acesso aleatório Barramento de dados: 8/16/32 bits Capacidade: 8Kb a 1Gb Velocidade: 45 a 150ns Dividida em setores (p. ex. 128Kb/setor) apagamento por setor Possível organização: Bootloader Código app (pode fazer update) Setores reservados para dados de configuração Setores reservados para emulação de disco rígido Muitas vezes a NOR-Flash está integrada ao microcontrolador Variáveis Armazenamento em RAM RAM Estática x Dinâmica RAM estática: Barramento de dados: 4/8/16/32 bits Capacidade:1 Kb a 1 Mb Velocidade: 8 a 70ns tempo de ciclo Sem refresh interfaceamento mais simples RAM dinâmica Preferência atual para DDR3 Capacidade de até 1Gb Taxa de transferência: 1600MHz 9
10 Sistema de Arquivos Sistemas embarcados costumam usar disco em estado sólido NAND-Flash Muito usada em pen-drives Acesso sequencial por setores (equivalente ao acesso de setores de um HD) Erros em parte do setor: uso de códigos corretores de erro (como em um HD) Requer poucos pinos de acesso p. ex. 16 Capacidade: 1Mb a 64Gb Solução alternativa para S.E. : Não usar NOR-Flash Alguns microcontroladores sabem dar boot a partir de NAND- FLASH: copiam da NAND para RAM (equivalente ao PC: HD para RAM) 10
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