Adriano J. Holanda FAFRAM. 4 e 11 de maio de 2012

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1 Memória Adriano J. Holanda FAFRAM 4 e 11 de maio de 2012

2 Trilha Introdução Hierarquia da memória Memórias RAM Memória ROM

3 Introdução

4 Arquitetura de Von Neumann Memória Aritmética Controle E/S Unidade central

5 Alocação de memória $sp $gp pc 0 Stack Heap (dados dinâmicos) Dados estáticos Texto Reservado struct S { float c; float d; } main() { static int a; int b; struct S *s; s = (struct S*)(malloc(sizeof(struct S))); }

6 Hierarquia da memória

7 Custo e proximidade do processador Tecnologia Tempo de acesso US$ por GB (2008) SRAM 0,5 2,5 ns $2000 $5000 DRAM ns $20 $75 Disco magnético ns $0.20-$2

8 Hierarquia das memórias velocidade Processador capacidade custo tecnologia mais rápida Memória menor maior SRAM Memória DRAM mais lenta Memória maior menor disco magnético

9 Níveis da hierarquia de memória 1 CPU registradores Cache Memória Dispositivos de E/S 500 bytes 250 ps 64 KB 1 ns 1 GB 100 ns 1 TB 10 ms 1 Fonte: Computer Architecture. Hennessy & Patterson. ISBN 13:

10 Terminologia 2 Endereços de memória e dados Terminologia Célula de memória: dispositivo ou circuito elétrico utilizado para armazenar um único bit; Palavra: grupo de bits (células) que representa instruções ou dados; Byte: termo para grupo de 8 bits; Capacidade: especificação da quantidade de bits armazenada em um dispositivo de memória; Endereço: número que identifica a posição de uma palavra na memória. células de memória (bits) Endereço 000 Palavra Palavra Palavra Palavra Palavra Palavra Palavra Palavra 7 2 Fonte: Sistemas Digitais. Tocci; Widmer & Moss. ISBN-13:

11 Conexões CPU-memória 3 barramento de endereço CPU barramento de dados memória memória barramento de controle 3 Fonte: Sistemas Digitais. Tocci; Widmer & Moss. ISBN-13:

12 Operações: Escrita (WR RW ) Código MIPS: sw $s0, 0($s1) 1. A CPU fornece o endereço em que o dado será armazenado utilizando as linhas do barramento de endereço;

13 Operações: Escrita (WR RW ) Código MIPS: sw $s0, 0($s1) 1. A CPU fornece o endereço em que o dado será armazenado utilizando as linhas do barramento de endereço; 2. A CPU coloca os dados a serem armazenados nas linhas do barramento de dados;

14 Operações: Escrita (WR RW ) Código MIPS: sw $s0, 0($s1) 1. A CPU fornece o endereço em que o dado será armazenado utilizando as linhas do barramento de endereço; 2. A CPU coloca os dados a serem armazenados nas linhas do barramento de dados; 3. A CPU ativa as linhas do sinal de controle apropriado ( WR ou RW );

15 Operações: Escrita (WR RW ) Código MIPS: sw $s0, 0($s1) 1. A CPU fornece o endereço em que o dado será armazenado utilizando as linhas do barramento de endereço; 2. A CPU coloca os dados a serem armazenados nas linhas do barramento de dados; 3. A CPU ativa as linhas do sinal de controle apropriado ( WR ou RW ); 4. Os dados no barramento são transferidos para a posição de memória selecionada.

16 Operações: Leitura Código MIPS: lw $t0, 0($s1) 1. A CPU fornece às linhas de endereço, o valor binário a partir do qual os dados devem ser recuperados;

17 Operações: Leitura Código MIPS: lw $t0, 0($s1) 1. A CPU fornece às linhas de endereço, o valor binário a partir do qual os dados devem ser recuperados; 2. A CPU ativa as linhas de controle adequadas para a operação de leitura na memória (RD);

18 Operações: Leitura Código MIPS: lw $t0, 0($s1) 1. A CPU fornece às linhas de endereço, o valor binário a partir do qual os dados devem ser recuperados; 2. A CPU ativa as linhas de controle adequadas para a operação de leitura na memória (RD); 3. Os circuitos de memória transferem os dados da posição requisitada no barramento de dados, que são enviados para a CPU.

19 Funções dos barramentos Barramento de endereço: é unidirecional e transporta os sinais contendo endereços da CPU para os circuitos de memória;

20 Funções dos barramentos Barramento de endereço: é unidirecional e transporta os sinais contendo endereços da CPU para os circuitos de memória; Barramento de dados: é bidirecional transportando os dados da CPU para os circuitos de memória e vice-versa;

21 Funções dos barramentos Barramento de endereço: é unidirecional e transporta os sinais contendo endereços da CPU para os circuitos de memória; Barramento de dados: é bidirecional transportando os dados da CPU para os circuitos de memória e vice-versa; Barramento de controle: Transporta os sinais de controle (RD, WR) da CPU para os circuitos de memória.

22 Memórias RAM

23 Memória de acesso aleatório RAM Random Access Memory Armazenamento temporário de programas em execução e dados; Tipos Dinâmica (DRAM Dynamic RAM): baixo custo, grande capacidade de armazenamento, pouco consumo de energia, porém, precisam ser alimentadas constantemente por um sinal chamado refresh, daí seu nome dinâmica. São usados capacitores para a sua construção.

24 Memória de acesso aleatório RAM Random Access Memory Armazenamento temporário de programas em execução e dados; Tipos Dinâmica (DRAM Dynamic RAM): baixo custo, grande capacidade de armazenamento, pouco consumo de energia, porém, precisam ser alimentadas constantemente por um sinal chamado refresh, daí seu nome dinâmica. São usados capacitores para a sua construção. Estática (SRAM Static RAM): tempo de acesso pequeno, alto custo e não precisam de pulso de refresh. Em vez de capacitores, são usados circuitos chamados flip-flops que dispensam ciclos de refresh, porém, consomem muita energia.

25 Célula RAM Dinâmica Dynamic Ram Linha de endereço Transistor Capacitor de Armazenamento Terra Linha de bit B

26 Arranjo típico da célula de memória carga endereço da coluna endereço da linha controle de estado do capacitor

27 DRAM síncrona SDRAM Synchronous DRAM Utiliza o clock do barramento local para comandar os seus circuitos internos, trabalhando em sincronia com a placa-mãe sem necessidade de espera. Como determinar a frequência? 15ns = MHz = 66MHz

28 Memória ROM

29 Memória somente-leitura Read-Only Memory ROM A memória ROM contém um padrão permanente de dados que não pode ser mudado, ou seja, não é volátil e normalmente é usada nas seguintes aplicações: Microprogramação; Biblioteca de funções de uso frequente; Programas do sistema; Tabelas de função.

30 ROM Programável Programmable ROM PROM EPROM Erasable PROM: EPROM apagável é lida e escrita eletricamente, porém, antes da operação de escrita todas as células precisam ser apagadas para retornar ao estado inicial. A operação de apagamento é realizada utilizando luz ultra-violeta.

31 ROM Programável Programmable ROM PROM EPROM Erasable PROM: EPROM apagável é lida e escrita eletricamente, porém, antes da operação de escrita todas as células precisam ser apagadas para retornar ao estado inicial. A operação de apagamento é realizada utilizando luz ultra-violeta. EEPROM Eletrically Erasable PROM: PROM apagada eletricamente é utilizada principalmente para leitura que pode ser escrita sem apagamento de todo o conteúdo, apenas o byte ou bytes endereçados são atualizados. A EEPROM é mais cara que EPROM e também menos densa, adminitindo menos bits por chip.

32 ROM Programável Programmable ROM PROM EPROM Erasable PROM: EPROM apagável é lida e escrita eletricamente, porém, antes da operação de escrita todas as células precisam ser apagadas para retornar ao estado inicial. A operação de apagamento é realizada utilizando luz ultra-violeta. EEPROM Eletrically Erasable PROM: PROM apagada eletricamente é utilizada principalmente para leitura que pode ser escrita sem apagamento de todo o conteúdo, apenas o byte ou bytes endereçados são atualizados. A EEPROM é mais cara que EPROM e também menos densa, adminitindo menos bits por chip. Memória flash: intermediária entre a EPROM e EEPROM tanto no custo quanto na funcionalidade. Assim como a EEPROM, a mem oria flash usa uma tecnologia elétrica de apagamento. A memória pode ser apagada completamente em alguns segundos. Além disso, é possível apagar blocos de memória ao invés da memória inteira. Porém, a memória flash não oferece apagamento em nível de byte. Assim como a EPROM, utiliza um transistor por bit tendo alta densidade quando comparada com a EEPROM. (Ex: pendrive)

33 Tecnologias utilizadas As mudanças nas tecnologias utilizadas buscar reduzir o tempo de resposta da memória, para reduzir o tempo de espera do processador e níveis intermediários de memória cache. Recursos adicionais: hardware.com.br/livros/hardware Livro online Hardware, o Guia Definitivo, capítulo de Memórias: Tecnologias utilizadas

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