Exploração do Espaço de Projeto da DCT 2-D de um Compressor de Imagens JPEG
|
|
- Marcos Galindo
- 5 Há anos
- Visualizações:
Transcrição
1 Exploração do Espaço de Projeto da DCT 2-D de um Compressor de Imagens JPEG Roger Endrigo Carvalho Porto, Luciano Volcan Agostini GACI - Grupo de Arquiteturas e Circuitos Integrados Departamento de Matemática, Estatística e Computação Universidade Federal de Pelotas (UFPel) Caixa Postal Pelotas RS Brasil {rogerecp,agostini}@ufpel.edu.br Abstract. This paper presents an architectural exploration on the JPEG compressor proposed and implemented by Agostini [Agostini 2002]. This exploration took as base the substitution of the operators used in the 2-D DCT of the compressor with main focus in the carry lookahead, hierarchical carry lookahead and carry select architectures [Hwang 1979, Weste and Eshraghian 1995]. The new operators were described in VHDL and inserted in the 2-D DCT calculation architecture for synthesis directed for an Altera FPGA [Altera Corporation 2002]. With this space project exploration, the higher performance obtained for the 2-D DCT was 23% higher than the original, using 11% more logic cells. Resumo. Este artigo apresenta uma exploração arquitetural sobre o compressor JPEG proposto e implementado por Agostini [Agostini 2002]. Esta exploração tomou como base a substituição dos operadores usados na DCT 2-D do compressor com foco principal nas arquiteturas carry lookahead, carry lookahead hierárquico e carry select [Hwang 1979, Weste e Eshraghian 1995]. Os novos operadores foram descritos em VHDL e inseridos na arquitetura de cálculo da DCT 2-D para síntese direcionada para um FPGA da Altera [Altera Corporation 2002]. Com esta exploração arquitetural, o maior desempenho obtido para a DCT 2-D foi de 23% mais alto que o original, usando 11% a mais em células lógicas. 1. Introdução O padrão JPEG de compressão de imagens [The International Telegraph and Telephone Consultative Committee 1992] foi desenvolvido pelo Joint Photographic Expert Group [JPEG e JBIG Committees 2001]. No contexto dessa compressão, a informação é transformada para o domínio das freqüências pela transformada discreta do co-seno em duas dimensões (DCT 2-D). A partir daí, as freqüências mais elevadas (que geralmente contribuem menos com a informação da imagem) são atenuadas ou até mesmo eliminadas pela quantização que é o processo seguinte à DCT 2-D na compressão JPEG. A compressão JPEG de imagens em tons de cinza, então, pode ser dividida em três operações principais: DCT 2-D, quantização e codificação de entropia, como pode ser observado na fig. 1.
2 Figura 1. Operações da compressão JPEG de imagens em tons de cinza No compressor JPEG, a DCT 2-D é o bloco mais crítico em se tratando de desempenho, devido a grande complexidade dos cálculos realizados. No nível arquitetural este ponto crítico é responsabilidade das operações de soma sobre entradas com número elevado de bits e do conseqüente atraso gerado pela propagação do carry out na arquitetura ripple carry utilizada nos somadores originais [Agostini 2002]. Então, o objetivo principal deste trabalho foi maximizar o desempenho do compressor de imagem JPEG através da substituição das arquiteturas utilizadas nos somadores, com foco principal nas arquiteturas carry look ahead e carry select [Weste e Eshraghian 1995, Hwang 1979]. Também foram avaliados os impactos, em termos do uso de recursos, gerados por cada substituição. As seções deste artigo apresentam as arquiteturas da DCT 2-D e da DCT 1-D, as arquiteturas alternativas de somadores usadas neste trabalho, a descrição e validação dos operadores, os resultados de síntese e as conclusões. 2. Arquitetura da Transformada Discreta do Co-seno em Duas Dimensões A arquitetura da DCT 2-D usada no compressor JPEG é genericamente apresentada na fig. 2. Esta arquitetura foi desenvolvida para alcançar uma alta freqüência de operação com o uso de técnicas de pipeline e é baseada na arquitetura proposta por Kovac [Kovac e Ranganathan 1995] com algumas modificações. Então, a arquitetura foi dividida em duas arquiteturas de DCT 1-D e um buffer de transposição. Figura 2. Arquitetura genérica da DCT 2-D 2.1 Arquitetura da Transformada Discreta do Co-seno em Uma Dimensão A arquitetura da DCT 1-D proposta por Kovac [Kovac e Ranganathan 1995] e usada neste artigo é apresentada na fig. 3. Considerando os passos do algoritmo usado pela DCT 1-D, o uso de pipeline entre estes passos se torna natural. Já que o algoritmo possui seis passos independentes entre si, o pipeline também foi desenvolvido com seis estágios, onde cinco efetuam adições e subtrações e um efetua multiplicações. Os cinco somadores na arquitetura original da DCT são ripple carry e o multiplicador é baseado em operações de somas de deslocamentos. Então, arquitetura da DCT 1-D é composta por buffers ping-pong (que mantém os dados estáveis nas entradas dos operadores), multiplexadores (para selecionar o valores a serem colocados nas entradas dos operadores) e os operadores, como pode ser visto na fig. 3.
3 Figura 3. Arquitetura para o cálculo da DCT 1-D Os somadores utilizados na arquitetura da DCT 1-D são do tipo ripple carry [Weste e Eshraghian 1995]. A arquitetura destes somadores é bastante simples e amplamente difundida. Sua principal vantagem é o reduzido uso de recursos. Porém, há a desvantagem do baixo desempenho provocado pela propagação do carry. É esta propagação que define o caminho crítico da arquitetura de cálculo da DCT 1-D e, por conseqüência, da própria DCT 2-D. 3. Algumas Arquiteturas Alternativas de Somadores Três arquiteturas alternativas de somadores foram desenvolvidas neste trabalho: carry lookahead, carry lookahead hierárquico e carry select. Todas as três arquiteturas têm como propósito aumentar a velocidade de propagação do carry [Hwang 1979]. 3.1 Somadores Carry Lookahead Este tipo de arquitetura de somador se utiliza de uma técnica chamada de carry lookahead (CLA) que se baseia em examinar todos os estágios de entrada do somador e, simultaneamente, produzir os carries apropriados para cada um destes estágios. Para isso são usadas duas funções auxiliares: carry generate e carry propagate. A arquitetura em blocos de um somador carry lookahead de 8 bits pode ser vista na fig. 4. Figura 4. Arquitetura em blocos de um somador CLA de 8 bits
4 3.2 Somadores Carry Lookahead Hierárquico Uma outra arquitetura a ser analisada é a do somador carry lookahead hierárquico. Esta arquitetura tem um propósito adicional que é diminuir a complexidade das equações produzidas quando se usa a técnica carry lookahead em um somador. Neste tipo de arquitetura usa-se um bloco de controle para agrupar m somadores de n-bits formando um somador de m n bits. Para maior clareza, um exemplo deste tipo de somador é ilustrado na fig. 5. Figura 5. Arquitetura em blocos de um somador CLA Hierárquico de 8 bits 3.3 Somadores Carry Select Outra abordagem adicional de arquitetura para acelerar a propagação do carry são os somadores carry select [Weste e Eshraghian 1995]. Usualmente, divide-se o somador em sessões de soma. Cada uma destas sessões, por sua vez, é composta por duas estruturas de somadores ripple carry, uma com carry in e outra sem [Hwang 1979], e um multiplexador para selecionar a soma apropriada. O esquema básico de um somador carry select de 8 bits é mostrado na fig. 6. Figura 6. Arquitetura em blocos de um somador CSA de 8 bits
5 4. Descrição dos Somadores em VHDL A descrição dos operadores utilizados neste trabalho foi feita em linguagem VHDL, utilizando-se o editor de textos do Max Plus II da Altera. Foram desenvolvidos 18 arquivos de descrições para a arquitetura carry lookahead, 38 para a arquitetura carry lookahead hierárquico e 19 para a arquitetura carry select, totalizando 75 arquivos de descrições para as três arquiteturas alternativas apresentadas. A quantidade de descrições implementadas para cada alternativa arquitetural difere da quantidade original (15 descrições). Isto se deve à necessidade de arquivos auxiliares para que as características específicas de cada arquitetura fossem respeitadas. No caso da arquitetura carry lookahead hierárquico foram desenvolvidas duas alternativas para cada operador. Foi desenvolvido um total aproximado de 8100 linhas de código VHDL para descrever todos os operadores. Na implementação das arquiteturas carry lookahead hierárquico e carry select, utilizou-se a vantagem da hierarquização, através da reutilização do código de outras descrições. Em outras palavras, blocos comuns a vários operadores foram descritos de forma separada para que pudessem ser instanciados como componentes nestes somadores. Com isso, o código das descrições ficou, além de mais curto, mais claro. Posteriormente, os operadores originais da DCT 2-D (ripple carry) foram substituídos pelos novos operadores implementados para que fosse feita a síntese e avaliação de resultados. A substituição dos operadores levou em conta a equivalência entre os operadores em relação ao número de bits e a ocorrência ou não de carry out. Essa equivalência é mostrada na tab. 1. Tabela 1. Equivalência entre as diferentes arquiteturas implementadas Bits RCA CLA CSA CLA Hierárquico 8 addsub8c addsub8clac addsub8csac addsub8cla2hc / addsub8cla4hc 9 addsub9c addsub9clac addsub9csac addsub9cla3hc / addsub9cla5hc 10 addsub10c addsub10clac addsub10csac addsub10cla2hc / addsub10cla5hc 11 addsub11c addsub11clac addsub11csac addsub11cla3hc / addsub11cla4hc 12 addsub12 addsub12cla addsub12csa addsub12cla3h / addsub12cla4h addsub12c addsub12clac addsub12csac addsub12cla3hc / addsub12cla4hc 13 addsub13c addsub13clac addsub13csac addsub13cla3hc / addsub13cla4hc 14 addsub14c addsub14clac addsub14csac addsub14cla2hc / addsub14cla5hc 15 addsub15 addsub15cla addsub15csa addsub15cla3h / addsub15cla5h 16 add16 add16cla add16csa add16cla4h add16c add16clac add16csac add16cla4hc add20dct1 add20cladct1 add20csadct1 add20cla4hdct1 / add20cla5hdct1 20 add20 add20cla add20csa Add20cla4h / add20cla5h add20c add20clac add20csac add20cla4hc / add20cla5hc 24 add24dct2 add24cladct2 add24csadct2 add24cla4hdct2 / add24cla6hdct2 5. Resultados de Síntese A etapa seguinte à descrição dos operadores foi a síntese dos mesmos. A síntese foi direcionada a FPGAs da família ACEX1K da Altera e utilizou o software Max Plus II. Inicialmente, todos os operadores descritos foram sintetizados separadamente. Após, foram sintetizados dentro dos blocos da primeira e da segunda DCT 1-D. Por fim, foi sintetizada a DCT 2-D com os novos operadores.
6 Os resultados da síntese para FPGAs da família ACEX1K da Altera são apresentados na tabelas seguintes. Os resultados de síntese para a primeira DCT 1-D, arquitetura por arquitetura, podem ser comparados na tab. 2. Tabela 2. Comparação dos resultados de síntese da primeira DCT 1-D para o dispositivo EP1K50TC144-1 da família ACEX1K da Altera 1ª DCT 1-D RCA CLA CLA H. CSA Células Lógicas Período 37,8 ns 35,3 ns 34,8 ns 34,3 ns Freqüência 26,45 MHz 28,32 MHz 28,73 MHz 29,15 MHz Ganho em Desempenho* - 7,08 % 8,62 % 10,21 % Perda no Uso de Recursos* - 0,24 % 4,46 % 10,96 % * resultados comparativos com a arquitetura original (RCA) A tab. 3 apresenta o mesmo tipo de comparação da tab. 2 mas para a segunda DCT 1-D. Tabela 3. Comparação dos resultados de síntese da segunda DCT 1-D para o dispositivo EP1K50TC144-1 da família ACEX1K da Altera 2ª DCT 1-D RCA CLA CLA H. CSA Células Lógicas Período 41,1 ns 39,6 ns 40,8 ns 40,1 ns Freqüência 24,33 MHz 25,25 MHz 24,5 MHz 24,93 MHz Ganho em Desempenho* - 3,78 % 0,7 % 2,47 % Perda no Uso de Recursos* - 0,09 % 4,02 % 11,11 % * resultados comparativos com a arquitetura original (RCA) A tab. 4 mostra os resultados gerais, ou seja, uma comparação dos resultados de síntese da DCT 2-D para o dispositivo EP1K100QC208-1 da família ACEX1K da Altera, utilizando-se as três arquiteturas alternativas desenvolvidas. Tabela 4. Comparação dos resultados de síntese da DCT 2-D para o dispositivo EP1K100QC208-1 da família ACEX1K da Altera DCT 2-D RCA CLA CLA H. CSA Células Lógicas Período 45,7 ns 44,1 ns 41,6 ns 36,9 ns Freqüência 21,88 MHz 22,67 MHz 24,03 MHz 27,10 MHz Ganho em Desempenho* - 3,61 % 9,83 % 23,86 % Perda no Uso de Recursos* - 0,26 % 3,87 % 10,52 % * resultados comparativos com a arquitetura original (RCA) 6. Validação dos Operadores A validação dos operadores levou em conta os resultados da síntese e da simulação do funcionamento. A simulação do funcionamento dos operadores foi feita com o auxílio do editor de formas de onda do Max Plus II (fig. 7). No processo de simulação foi avaliado o correto funcionamento dos operadores, observando-se o comportamento da saída em função dos valores das entradas. Não somente os operadores foram simulados mas sim todas as descrições implementadas incluindo os arquivos auxiliares.
7 Figura 7. O editor de formas de onda do Max Plus II 7. Conclusões Este artigo apresentou o desenvolvimento de arquiteturas de somadores para uso na compressão de imagens JPEG, mais especificamente, para uso na DCT 2-D do compressor. Estes somadores foram desenvolvidos com o objetivo de indicar alternativas para o aumento do desempenho do compressor. No total, foram desenvolvidas 75 descrições e aproximadamente 8100 linhas de código VHDL para as três alternativas arquiteturais utilizadas na implementação dos operadores. Foram apresentados, também, os resultados da síntese (direcionada a FPGAs da Altera) e das simulações realizadas para validar os somadores desenvolvidos. As freqüências máximas de operação da DCT 2-D, obtidas como resultado para cada uma das arquiteturas alternativas implementadas, foram todas maiores do que a freqüência máxima de operação original obtendo-se, por exemplo, um ganho em desempenho em torno de 23 % para a arquitetura carry select. Os resultados obtidos mostraram também que para todas as três alternativas arquiteturais implementadas os impactos no desempenho foram maiores que seus respectivos impactos no uso de recursos. Considerando-se que o objetivo principal do trabalho foi maximizar o desempenho do compressor de imagens JPEG, os resultados obtidos foram considerados satisfatórios. Como trabalhos futuros, indicam-se o desenvolvimento de novas alternativas arquiteturais de somadores, como carry skip adder, para que novas avaliações e comparações possam ser realizadas. Também espera-se desenvolver alguns destes operadores em layout full custom e standard cell, para realizar comparações mais precisas, tomando por base os resultados de simulações elétricas e de análise de timing de mais baixo nível. 8. Referências Bibliográficas The International Telegraph and Telephone Consultative Committee (CCITT). (1992). "Information Technology Digital Compression and Coding of Continuous-Tone Still Images Requirements and Guidelines". Rec. T.81. Geneva: International Telecommunication Union. Agostini, L. (2002) "Projeto de Arquiteturas Integradas para a Compressão de Imagens JPEG", Porto Alegre: PPGC da UFRGS, Dissertação de Mestrado em Computação. Universidade Federal do Rio Grande do Sul.
8 Weste, N. e Eshraghian, K. (1995) "Principles of CMOS VLSI Design - Second Edition", Addison-Wesley, USA. Hwang, K. (1979) "Computer Arithmetic: Principles, Architecture and Design", New York: John Wiley & Sons. Altera Corporation. (2002) "Altera: The Programmable Solutions Company", San Jose: Altera Corporation. Disponível em: < JPEG and JBIG Committees. (2001) "Home Site of the JPEG and JBIG Committees", Disponível em: < Kovac, M. e Ranganathan, N. (1995) "JAGUAR: A Fully Pipelined VLSI Architecture for JPEG Image Compression Standard", Proceedings of the IEEE, New York, v.83, n.2, p
EXPERIMENTOS COM SOMADORES RÁPIDOS PARA USO NA DCT 2-D. Roger Endrigo Carvalho Porto, Luciano Volcan Agostini
EXPERIMENTOS COM SOMADORES RÁPIDOS PARA USO NA DCT 2-D Roger Endrigo Carvalho Porto, Luciano Volcan Agostini Grupo de Arquiteturas e Circuitos Integrados DMEC Universidade Federal de Pelotas (UFPEL) Caixa
Leia maisIMPACTOS DO USO DE DIFERENTES ARQUITETURAS DE SOMADORES EM FPGAS ALTERA
IMPACTOS DO USO DE DIFERENTES ARQUITETURAS DE SOMADORES EM FPGAS ALTERA Marcelo S. Porto, André M. C. Silva, Roger E. C. Porto, José Luís A. Güntzel, Luciano V. Agostini Grupo de Arquiteturas e Circuitos
Leia maisAVALIAÇÃO DOS IMPACTOS DO USO DE SOMADORES COMO MACRO FUNCTIONS EM UM PROJETO DE COMPRESSOR JPEG
AVALIAÇÃO DOS IMPACTOS DO USO DE SOMADORES COMO MACRO FUNCTIONS EM UM PROJETO DE COMPRESSOR JPEG Giovano Camaratta 1, Fábio Daitx 1, Luciano Agostini 1,2, Sergio Bampi 1 1 Grupo de Microeletrônica (GME)
Leia maisProjeto de uma Arquitetura de DCT 1D para a Compressão de Imagens JPEG
Projeto de uma Arquitetura de DCT 1D para a Compressão de Imagens JPEG Luciano Agostini, Sergio Bampi Grupo de Microeletrônica Instituto de Informática Universidade Federal do Rio Grande do Sul Cx. Postal
Leia maisUniversidade Federal de Santa Catarina Centro Tecnológico Departamento de Informática e Estatística Curso de Graduação em Ciências da Computação
Universidade Federal de Santa Catarina Centro Tecnológico Departamento de Informática e Estatística Curso de Graduação em Ciências da Computação Sistemas Digitais INE 56 Suplemento à Aula -T Arquiteturas
Leia maisProjetos de Circuitos Digitais em VHDL e FPGA
Projetos de Circuitos Digitais em VHDL e FPGA Cap. 4 - Projetos de Circuitos Combinacionais Aritméticos com VHDL Prof. Erivelton Geraldo Nepomuceno Engenharia Elétrica UFSJ - Universidade Federal de São
Leia maisCONVERSOR DE ESPAÇO DE CORES PARALELO PARA A COMPRESSÃO DE IMAGENS JPEG
CONVERSOR DE ESPAÇO DE CORES PARALELO PARA A COMPRESSÃO DE IMAGENS JPEG Luciano Volcan Agostini Ivan Saraiva Silva* Sergio Bampi** agostini@inf.ufrgs.br ivan@dimap.ufrn.br bampi@inf.ufrgs.br Grupo de Arquiteturas
Leia maisTécnicas Digitais para Computação
INF 8 Técnicas Digitais para Computação Circuitos Aritméticos Somadores e Subtratores Aula 2 . Meio Somador ou Half-Adder (soma 2 bits) S C S = + = C =. S C S C 2. Somador Completo ou Full-Adder (soma
Leia maisEXPLORAÇÃO DO ESPAÇO DE PROJETO EM ARQUITETURAS PARA CÁLCULO DA RAIZ QUADRADA INTEIRA
EXPLORAÇÃO DO ESPAÇO DE PROJETO EM ARQUITETURAS PARA CÁLCULO DA RAIZ QUADRADA INTEIRA Thaísa L. da Silva, Gustavo P. Mateus, Rita Cristina G. Berardi, Érico K. Sawabe, Ezequiel C. Blasco, José Luís A.
Leia maisArquitetura de Computadores I
Arquitetura de Computadores I Aritmética Computacional - Inteiros - Edson Moreno edson.moreno@pucrs.br http://www.inf.pucrs.br/~emoreno Sumário A unidade lógico-aritmética Representação de números inteiros
Leia maisEPUSP PCS 2011/2305/2355 Laboratório Digital SOMADORES DECIMAIS
SOMADORES DECIMAIS Versão 2012 RESUMO Nesta experiência será estudado um circuito aritmético de soma decimal a partir dos somadores binários de 4 bits (por exemplo, o circuito integrado 74283). A parte
Leia maisCapítulo 6 Aritmética Digital: Operações e Circuitos
Capítulo 6 Aritmética Digital: Operações e Circuitos slide 1 Temas abordados nesse capítulo: - Adição, subtração, multiplicação e divisão de dois binários. - Diferença entre soma binária e soma OR. - Vantagens
Leia maisUniversidade Federal do Rio Grande do Sul Instituto de Informática Programa de Pós-Graduação em Computação
Universidade Federal do Rio Grande do Sul Instituto de Informática Programa de Pós-Graduação em Computação Relatório do Trabalho da Disciplina de Arquitetura e Organização de Processadores CMP- 237 Marcelo
Leia maisIntrodução a Sistemas Digitais
Introdução a Sistemas Digitais Definição Sistemas Digitais Projeto Revisão: Circuitos Combinacionais Circuitos Sequênciais Máquinas de Estados Sistemas Digitais Definição Um sistema digital é um sistema
Leia maisOpções de Design para Circuitos Integrados CMOS
Opções de Design para Circuitos Integrados CMOS Para implementar um circuito integrado (CI) em CMOS é possível escolher entre as múltiplas possibilidades existentes no mercado. A escolha deve ser feita
Leia maisEPUSP PCS 2011 Laboratório Digital I. Uma ULA Simples
Uma ULA Simples Versão 2015 RESUMO Esta experiência tem como objetivo o desenvolvimento do projeto de uma unidade lógica e aritmética simples que realiza quatro operações sobre dados de quatro bits. OBJETIVOS
Leia maisArquitetura Integrada para Conversor de Espaço de Cores e Downsampler para a Compressão de Imagens JPEG
Arquitetura Integrada para Conversor de Espaço de Cores e Downsampler para a Compressão de Imagens JPEG Luciano Agostini, Sergio Bampi Grupo de Microeletrônica Instituto de Informática Universidade Federal
Leia maisEPUSP PCS2355 Laboratório Digital SOMADORES DECIMAIS
SOMADORES DECIMAIS Versão 2015 RESUMO Nesta experiência será estudado um circuito aritmético de soma decimal a partir dos somadores binários de 4 bits (por exemplo, o circuito integrado 74283). A parte
Leia maisMontagem, testes, depuração e documentação de circuitos digitais
Montagem, testes, depuração e documentação de circuitos digitais Versão 2012 RESUMO Esta experiência tem como objetivo um contato inicial com técnicas de montagem, teste e depuração de circuitos digitais.
Leia maisEPUSP PCS 2011 Laboratório Digital I. Uma ULA Simples
Uma ULA Simples Versão 2013 RESUMO Esta experiência tem como objetivo o desenvolvimento do projeto de uma unidade lógica e aritmética simples que realiza quatro operações sobre dados de quatro bits. OBJETIVOS
Leia maisSomador de quatro bits terá um total de: Esquema interno do somador é apresentado a seguir.
6.4 Somadores Hierárquicos com antecipação do bit de transporte págs. 357 a 361. Introdução: A adição de dois números é uma operação comum em circuitos digitais, de modo que faz sentido criar um somador
Leia maisExercícios de Laboratório 2
Tradução do Laboratory Exercise 2 disponível em Exercícios de Laboratório 2 Números e Displays Este é um exercício de criação
Leia maisPROJETO, SÍNTESE E SIMULAÇÃO DAS INTERFACES DE REUSO DE HARDWARE DO PADRÃO OCP (OPEN CORE PROTOCOL)
PROJETO, SÍNTESE E SIMULAÇÃO DAS INTERFACES DE REUSO DE HARDWARE DO PADRÃO OCP (OPEN CORE PROTOCOL) Marcelo S. Porto, Roger E. C. Porto, José Luís A. Güntzel, Luciano V. Agostini Grupo de Arquiteturas
Leia maisPROJETO DE CIRCUITOS INTEGRADOS DIGITAIS
UNIVERSIDADE FEDERAL DO PARANÁ CURSO DE ENGENHARIA ELÉTRICA PROJETO DE CIRCUITOS INTEGRADOS DIGITAIS Somador de 8 bits com carry Orientandos: Allan Christian Krainski Ferrari Eduardo Delinski dos Santos
Leia maisPROJETO DE ARQUITETURAS SÍNCRONAS E DE ALTO DESEMPENHO PARA OS BLOCOS DAS TRANSFORMADAS DIRETAS E INVERSAS DA COMPRESSÃO H.264/AVC
PROJETO DE ARQUITETURAS SÍNCRONAS E DE ALTO DESEMPENHO PARA OS BLOCOS DAS TRANSFORMADAS DIRETAS E INVERSAS DA COMPRESSÃO H.64/AVC Leandro Rosa, Thaísa Silva, Roger Porto, José Luís Güntzel, Ivan Silva,
Leia maisSomadores Binários E.T.M./2005 (revisão)
Somadores Binários E.T.M./2005 (revisão) RESUMO Esta experiência tem por objetivo a familiarização com somadores binários, notadamente os paralelos, que realizam a soma simultânea de todos os bits de dois
Leia maisDescreva em VHDL, simule no simulador logico e sintetize usando uma ferramenta de CAD para FPGA :
UNIVERSIDADE FEDERAL DO RIO GRANDE DO SUL INSTITUTO DE INFORMATICA LISTA DE EXERCÍCIOS DE SISTEMAS DIGITAIS Prof. Fernanda Gusmão de Lima Kastensmidt E Marcelo Porto (aluno mestrado PPGC) Descreva em VHDL,
Leia maisPadrões de Compressão de Imagens
Aula 10 Padrões de Compressão de Imagens Diogo Pinheiro Fernades Pedrosa diogopedrosa@ufersa.edu.br http://www2.ufersa.edu.br/portal/professor/diogopedrosa Universidade Federal Rural do Semiárido Departamento
Leia maisProjeto de CI Semidedicados
Projeto de CI Semidedicados VHDL- Prática Especial (novembro/ 2012) Turma TECSUP São objetivos desta segunda prática de VHDL: Métodos estrutural de implementação da arquitetura VHDL; Hierarquia na descrição
Leia maisCIRCUITOS SOMADORES = = =
IRUITOS SOMADORES Os circuitos digitais que efetuam operações aritméticas devem processar os dados na forma binária, ou seja, devem executar as operações matemáticas com os números binários omo o sistema
Leia maisEPUSP PCS 2011/2305/2355 Laboratório Digital ARITMÉTICA DECIMAL
ARITMÉTICA DECIMAL Versão 2012 RESUMO Nesta experiência será estudado um circuito aritmético de soma e subtração decimal a partir dos somadores binários de 4 bits (por exemplo, o circuito integrado 74283).
Leia maisImplementações e Comparação de Multiplicadores de Alta Velocidade para Dispositivos Reconfiguráveis
Implementações e Comparação de Multiplicadores de Alta Velocidade para Dispositivos Reconfiguráveis Tiago dos Santos Patrocinio, Ivan Saraiva Silva Departamento de Computação Universidade Federal do Piauí
Leia maisPROGRAMA DA DISCIPLINA
VIGÊNCIA: 2002/1-2019/1 PROGRAMA DA DISCIPLINA DISCIPLINA: CIRCUITOS DIGITAIS CODCRED CARGA HORÁRIA MÓDULO 4452B-04 60 30 EMENTA: Descrições em nível lógico de abstração. Circuitos combinacionais e seqüenciais.
Leia maisCompressão de Imagens de Satélites: Embarcada e em Solo
CBERS-4 Adriano Carvalho de Paula.. Doutorado CAP Diego Vilela Monteiro. Mestrado CAP João Eliakin Mota de Oliveira.. Doutorado CAP Rubens Andreas Sautter Mestrado CAP Sumário Descrição Básica de Imagem
Leia maisArquitetura de Computadores. Tiago Alves de Oliveira
Arquitetura de Computadores Tiago Alves de Oliveira Revisão A B S 0 0 0 Porta Lógica XOR Tabela Verdade XOR 0 1 1 1 0 1 1 1 0 Somadores Os somadores são importantes em computadores e também em outros tipos
Leia maisOrganização de Computadores
Faculdades SENAC Sistemas de Informação 27 de fevereiro de 2008 Contextualizando Aritmética Binária Os Computadores e as calculadoras digitais realizam várias operações aritméticas sobre números representados
Leia maisUniversidade Federal de Santa Catarina Centro Tecnológico Departamento de Informática e Estatística Curso de Graduação em Ciências da Computação
Universidade Federal de Santa Catarina Centro Tecnológico Departamento de Informática e Estatística Curso de Graduação em Ciências da Computação Lógica Programável INE 5348 Aula 1-P Formas de implementação
Leia maisProjeto com Linguagens de Descrição de Hardware
Projeto com Linguagens de Descrição de Hardware Versão 2012 RESUMO Esta experiência consiste no projeto e implementação de um circuito digital simples com o uso de uma linguagem de descrição de hardware.
Leia maisUniversidade Federal de Santa Catarina Centro Tecnológico Departamento de Informática e Estatística Ciências da Computação & Engenharia Eletrônica
Universidade Federal de Santa Catarina Centro Tecnológico Departamento de Informática e Estatística Ciências da Computação & Engenharia Eletrônica Aula 1-T 1. Projeto de unidade lógico-aritmética (ULA).
Leia maisPontifícia Universidade Católica Federal do Rio de Santa Grande Catarina do Sul
DEPARTAMENTO: Engenharia Elétrica e Eletrônica CURSO: Engenharia Eletrônica DISCIPLINA: Tópico Avançado em sistemas Digitais CÓDIGO: EEL7123 CRÉDITOS: 04 CARGA HORÁRIA: 72 horas-aula OFERTA: 15 vagas Engenharia
Leia maisPROJETO DE ARQUITETURA DE CODIFICADOR DE ENTROPIA PARA COMPRESSÃO JPEG DE IMAGENS EM TONS DE CINZA
PROJETO DE ARQUITETURA DE CODIFICADOR DE ENTROPIA PARA COMPRESSÃO JPEG DE IMAGENS EM TONS DE CINZA Luciano Volcan Agostini agostini@inf.ufrgs.br Ivan Saraiva Silva* ivan@dimap.ufrn.br *Universidade Federal
Leia maisARQUITETURA MULTITRANSFORMADA DE ALTO DESEMPENHO COM PARALELISMO PROGRAMÁVEL E DIRECIONADA PARA O PADRÃO DE COMPRESSÃO DE VÍDEO H.
ARQUIEURA MULIRANSFORMADA DE ALO DESEMPENHO COM PARALELISMO PROGRAMÁVEL E DIRECIONADA PARA O PADRÃO DE COMPRESSÃO DE VÍDEO H.264/AVC Luciano Agostini 1, Roger Porto 1, José Güntzel 1, Ivan Saraiva Silva
Leia maisFERRAMENTA PARA ENSINO DAS TÉCNICAS DE COMPRESSÃO DE VÍDEO UTILIZADAS NO PADRÃO MPEG-2
FERRAMENTA PARA ENSINO DAS TÉCNICAS DE COMPRESSÃO DE VÍDEO UTILIZADAS NO PADRÃO MPEG-2 Ricardo Mércuri Miranda - mercurimiranda@yahoo.com.br Centro Universitário Salesiano de Campinas UNISAL Campinas SP
Leia maisMÉTODOS E RESULTADOS DE OTIMIZAÇÕES DE CIRCUITOS IMPLEMENTADOS SOBRE O AMBIENTE DE SÍNTESE LÓGICA ELIS
MÉTODOS E RESULTADOS DE OTIMIZAÇÕES DE CIRCUITOS IMPLEMENTADOS SOBRE O AMBIENTE DE SÍNTESE LÓGICA ELIS Felipe de Souza Marques, Vinícius Pazutti Correia, Renato P. Ribas, André Inácio Reis Instituto de
Leia maisARQUITETURA DE HARDWARE DEDICADA PARA A DECODIFICAÇÃO EXP-GOLOMB DO PADRÃO H.264 DE COMPRESSÃO DE VÍDEO
ARQUITETURA DE HARDWARE DEDICADA PARA A DECODIFICAÇÃO EXP-GOLOMB DO PADRÃO H.264 DE COMPRESSÃO DE VÍDEO Thaísa Leal da Silva 1, João Alberto Vortmann 1, José Luís Güntzel 1, Ivan Saraiva Silva 2, Sergio
Leia mais6 Estudos de Casos Porta Lógica OU de 4 Entradas
6 Estudos de Casos Com o objetivo de avaliar a síntese automática de circuitos de QCA usando técnicas de Hardware Evolucionário (EHW), alguns circuitos foram sintetizados e serão apresentados a seguir.
Leia maisSISTEMAS DIGITAIS CIRCUITOS COMBINATÓRIOS TÍPICOS
CIRCUITOS COMBINATÓRIOS TÍPICOS Setembro de 4 CIRCUITOS COMBINATÓRIOS TÍPICOS - SUMÁRIO: CODIFICADORES DESCODIFICADORES MULTIPLEXERS DEMULTIPLEXERS SOMADORES / SUBTRACTORES COMPARADORES Setembro de 4 CIRCUITOS
Leia maisCALCULADORA SIMPLES COM ULA
CALCULADORA SIMPLES COM ULA Versão 2013 RESUMO 1 Esta experiência tem por objetivo a utilização de circuitos integrados de operações lógicas e aritméticas para o desenvolvimento de circuitos que executam
Leia maisProjeto com Dispositivos Programáveis
Projeto com Dispositivos Programáveis E.T.M./2011 (revisão) RESUMO Nesta experiência será apresentada uma metodologia para projeto de sistemas digitais utilizando FPGAs (dispositivos programáveis) e HDLs
Leia maisDispositivos de Lógica Programável
Dispositivos de Lógica Programável Evolução Válvula no início de 1940 Transistor em 1947 Não aquece como as válvulas Fisicamente menor 1961 primeiro integrado TTL 74LSXX Década de 1970 surge SPLD Simple
Leia maisTelevisão Digital 5ºano 2006/2007. Compressão/Descompressão de Imagens JPEG. Trabalho realizado por: Carla Neves, nº
Televisão Digital 5ºano 2006/2007 Compressão/Descompressão de Imagens JPEG Trabalho realizado por: Carla Neves, nº010503162 Índice Índice... pág2 Introdução... pág.3 Objectivos... pág.5 Implementação...
Leia maisXOR, Detecção de Erro, Comparadores
XOR, Detecção de Erro, Comparadores -input XOR gates Igual a porta OR, mas exclui o caso em que ambas as entradas são. Empregado em: códigos de verificação de erros comparadores aritmética XOR de múltiplas
Leia maisProjeto de Hardware para a Compensação de Movimento do Padrão H.264/AVC de Compressão de Vídeo
Projeto de Hardware para a Compensação de Movimento do Padrão H.264/AVC de Compressão de Vídeo Fabiane K. Rediess 1, André C. da Silva, João A. Vortmann 1, José L. Güntzel 1,2, Sérgio Bampi 2, Luciano
Leia maisENGC40 - Eletrônica Digital
ENGC40 - Eletrônica Digital 1 a Lista de Exercícios Prof. Paulo Farias 1 de setembro de 2011 1. A Figura 1 mostra um circuito multiplicador que recebe dois números binários x 1 x 0 e y 1 y 0 e gera a saída
Leia maisProjeto e Implementação de um Fatorial em Hardware para Dispositivos Reconfiguráveis
Projeto e Implementação de um Fatorial em Hardware para Dispositivos Reconfiguráveis Álamo G. Silva, Leonardo A. Casillo Departamento de Ciências Exatas e Naturais Universidade Federal Rural do Semi- Árido
Leia maisPSI-3451 Projeto de CI Lógicos Integrados. Aula 4
PSI-3451 Projeto de CI Lógicos Integrados Aula 4 A parte prática da aula 4 pretende colocar o aluno em contato com mais algumas estruturas sintáticas da linguagem, particularmente funções e procedimentos,
Leia maisPrograma Analítico de Disciplina INF251 Organização de Computadores I
0 Programa Analítico de Disciplina INF51 Organização de Computadores I Departamento de Informática - Centro de Ciências Exatas e Tecnológicas Número de créditos: Teóricas Práticas Total Duração em semanas:
Leia maisEPUSP PCS 3335/3635 Laboratório Digital. Circuito em VHDL
Circuito em VHDL Versão 2017 RESUMO Esta experiência tem como objetivo um contato inicial com o desenvolvimento do projeto de um circuito digital simples em VHDL e sintetizado para uma placa de desenvolvimento
Leia maisAVALIAÇÃO DE CIRCUITOS SOMADORES DE 32 BITS EM VHDL UTILIZANDO DISPOSITIVOS DE LÓGICA PROGRAMÁVEL
AVALIAÇÃO DE CIRCUITOS SOMADORES DE 32 BITS EM VHDL UTILIZANDO DISPOSITIVOS DE LÓGICA PROGRAMÁVEL Thiago Moutran Araki, André Reis, Renato P. Ribas Instituto de Informática UFRGS Av. Bento Gonsalves, 9500
Leia maisRelatório Circuitos Lógicos. Calculadora 4 bits
INSTITUTO FEDERAL DE SANTA CATARINA-IFSC CÂMPUS SÃO JOSÉ Relatório Circuitos Lógicos Calculadora 4 bits Marcelo Bittencourt do Nascimento Filho Sarom da Silva Torres SÃO JOSÉ, 2018 1. Introdução O presente
Leia maisMULTIPLEXADOR E DEMULTIPLEXADOR (Unidade 4)
MINISTÉRIO DA EDUCAÇÃO SECRETARIA DE EDUCAÇÃO PROFISSIONAL E TECNOLÓGICA INSTITUTO FEDERAL DE EDUCAÇÃO, CIÊNCIA E TECNOLOGIA DE SANTA CATARINA BACHARELADO EM CIÊNCIA DA COMPUTAÇÃO DISCIPLINA: ELETRÔNICA
Leia maisUM MÉTODO PARA COMPARAÇÃO ENTRE HARDWARE E SOFTWARE DAS FUNÇÕES CRC-16 E FDCT SCHNEIDER, R. F. ¹, RAMOS, F. L. L.¹
UM MÉTODO PARA COMPARAÇÃO ENTRE HARDWARE E SOFTWARE DAS FUNÇÕES CRC-16 E FDCT SCHNEIDER, R. F. ¹, RAMOS, F. L. L.¹ ¹ ³ Universidade Federal do Pampa (UNIPAMPA) Bagé RS Brasil RESUMO A execução de funções
Leia maisTécnicas Digitais para Computação
INF1 118 Técnicas Digitais para Computação Multiplicador Decodificador e Multiplexador Aula 14 Multiplicador Combinacional Técnicas Digitais A x B 1 B = P 3 P 2 P 1 P A1 A B1 B X 2) Equações em SDP, simplificado
Leia maisIntrodução à Computação
Universidade Federal de Campina Grande Departamento de Sistemas e Computação Introdução à Computação Conceitos Básicos de Eletrônica Digital (Parte III) Prof. a Joseana Macêdo Fechine joseana@computacao.ufcg.edu.br
Leia maisQUANTIZAÇÃO DIRETA E INVERSA DE ALTA PERFORMANCE PARA A COMPRESSÃO DE VÍDEO H.264/AVC DIRECIONADA PARA HDTV
QUANTIZAÇÃO DIRETA E INVERSA DE ALTA PERFORMANCE PARA A COMPRESSÃO DE VÍDEO H.264/AVC DIRECIONADA PARA HDTV Marcelo Porto 1, Roger Porto 1, José Luís Güntzel 1, Ivan Silva 2, Sergio Bampi 3, Luciano Agostini
Leia maisTUTORIAL PARA SIMULAÇÃO
TUTORIAL PARA SIMULAÇÃO Fernando Moraes Atualizado em 29/outubro/2012 O presente laboratório tem por objetivos: 1. Ilustrar o comportamento dos somadores vistos nas aulas teóricas 2. Introduzir as ferramentas
Leia maisRepresentação de quantidade(número)
Códigos Numéricos Representação de quantidade(número) Expressão de significância posicional Béabase A i osalgarismosdessabase ioíndiceposicionaldoalgarismo OalgarismodemaiorsignificadoéB-1 Exemplos 9875
Leia maisCircuitos Aritméticos Somadores
Circuitos Aritméticos Somadores Por Bruno Silva Guedes 1-159033 1. Introdução Circuitos aritméticos somadores são circuitos combinacionais básicos, cujo desenvolvimento ocorre desde os primórdios da informática.
Leia maisUniversidade Federal de Santa Catarina Centro Tecnológico Departamento de Informática e Estatística Curso de Graduação em Ciências da Computação
Universidade Federal de Santa Catarina Centro Tecnológico Departamento de Informática e Estatística Curso de Graduação em Ciências da Computação Aula 3-P Descrição de somadores em VHDL, síntese com o Quartus
Leia maisClassificação e Pesquisa de Dados. Aula 27 Compressão de Dados Multimídia: Compressão de Imagens
Classificação e Pesquisa de Dados Aula 27 Compressão de Dados Multimídia: Compressão de Imagens UFRGS INF01124 Compressão de Imagens Reduz a quantidade de dados necessária para representar uma imagem Compressão
Leia maisSistemas Digitais Circuitos Aritméticos e Unidades Aritméticas e Lógicas (ALUs)
Sistemas Digitais Circuitos Aritméticos e Unidades Aritméticas e Lógicas (ALUs) João Paulo Baptista de Carvalho joao.carvalho@inesc-id.pt Circuitos Aritméticos Circuitos aritméticos são aqueles que realizam
Leia maisDepartamento de Engenharia Elétrica e de Computação SEL 405 Lab. de Introdução aos Sistemas Digitais I Profa. Luiza Maria Romeiro Codá PRÁTICA Nº 6
Departamento de Engenharia Elétrica e de Computação SEL 405 Lab. de Introdução aos Sistemas Digitais I Profa. Luiza Maria Romeiro Codá PRÁTICA Nº 6 UNIDADE LÓGICA ARITMÉTICA (ULA) E DECODIFICADOR PARA
Leia maisParte # 2 - Circuitos Combinatórios
CEFET Departamento de Engenharia Elétrica - DEPEL GELE 7163 Eletrônica Digital Parte # 2 - Circuitos Combinatórios 1 GELE 7163 Eletrônica Digital 2 Referências : Notas de Aula. Mendonça, Alexandre e Zelenovsky,
Leia maisRepresentação de quantidade(número) Expressão de significância posicional
Códigos Numéricos Representação de quantidade(número) Expressão de significância posicional Béabase A i osalgarismosdessabase ioíndiceposicionaldoalgarismo OalgarismodemaiorsignificadoéB-1 Exemplos 9875
Leia maisVHDL Circuitos Combinacionais
VHDL Circuitos Combinacionais Neste módulo será feita uma revisão de circuitos combinacionais introduzindose alternativas representações em VHDL Uma descrição VHDL, de forma geral, pode seguir uma das
Leia maisEletrônica Digital I (EDL I)
Eletrônica Digital I (EDL I) Instituto Federal de Educação, Ciência e Tecnologia de Santa Catarina - Campus São José Prof. Glauco Cardozo glauco.cardozo@ifsc.edu.br Os circuitos lógicos dos sistemas digitais
Leia maisDepartamento de Engenharia Elétrica e de Computação EESC-USP. Guia de Projetos VHDL utilizando o QUARTUIS II. Profa. Luiza Maria Romeiro Codá
Departamento de Engenharia Elétrica e de Computação EESC-USP Guia de Projetos VHDL utilizando o QUARTUIS II Profa. Luiza Maria Romeiro Codá 1. Criando um novo projeto: 1.1 Iniciando o Quartus II, criando
Leia maisProf. Leonardo Augusto Casillo
UNIVERSIDADE FEDERAL RURAL DO SEMI-ÁRIDO CURSO: CIÊNCIA DA COMPUTAÇÃO Aula 10 Circuitos Aritmeticos Prof. Leonardo Augusto Casillo Somador Binário Funções aritméticas como adição, subtração, podem ser
Leia maisHierarchical Add-One Carry-Select Adder: Um Somador Select-Adder com Cadeia de Carry Logarítmica
Jucemar Luis Monteiro Hierarchical Add-One Carry-Select Adder: Um Somador Select-Adder com Cadeia de Carry Logarítmica Florianópolis, Santa Catarina 2011.1 Jucemar Luis Monteiro Hierarchical Add-One Carry-Select
Leia maisUniversidade Federal de Santa Catarina Centro Tecnológico Departamento de Informática e Estatística Curso de Graduação em Ciências da Computação
Universidade Federal de Santa Catarina Centro Tecnológico Departamento de Informática e Estatística Curso de Graduação em Ciências da Computação Aula 2-P Simulação gate-level de um somador completo com
Leia maisPerformance and Power Consumption Analysis of Full Adders Designed in 32nm Technology
FURG Performance and Power Consumption Analysis of Full Adders Designed in 32nm Technology Fábio G. R. G. da Silva, Cristina Meinhardt, Paulo F. Butzen 28º Simpósio Sul de Microeletrônica SIM 2013 28º
Leia maisMultiplicador Binário com Sinal
Multiplicador Binário com Sinal Edson T. Midorikawa/2010 E.T.M./2012 (revisão) RESUMO Nesta experiência será implementado um circuito para multiplicação binária com sinal. Deve ser aplicada a metodologia
Leia maisCircuito de Aritmética Decimal
Circuito de Aritmética Decimal Versão 2017 RESUMO Nesta experiência será estudado um circuito aritmético de soma decimal a partir dos somadores binários de 4 bits. Circuitos aritméticos integrados, como
Leia maisDisciplina: Processamento Digital de Sinais Aula 05 - Implementação de Sistemas de Processamento Digital de Sinais (Parte 01)
Disciplina: Processamento Digital de Sinais Aula 05 - Implementação de Sistemas de Processamento Digital de Sinais (Parte 01) Prof. (eduardo.simas@ufba.br) Programa de Pós-Graduação em Engenharia Elétrica
Leia maisCapítulo 6 Aritmética Digital: Operações e Circuitos
Capítulo 6 Aritmética Digital: Operações e Circuitos slide 1 Temas abordados nesse capítulo: - Adição, subtração, multiplicação e divisão de dois binários. - Diferença entre soma binária e soma OR. - Vantagens
Leia maisSistemas Digitais Unidade Lógica e Aritmética - ULA
Sistemas Digitais Unidade Lógica e Aritmética - ULA Referência Bibliográfica: Contemporary Logic Design Katz & Borriello Logic and Computer Design Fundamentals Mano & Kime Embedded System Design Vahid
Leia maisCalculadora Simples em VHDL
Calculadora Simples em VHDL Versão 2014 RESUMO Esta experiência consiste no projeto e implementação de um circuito digital simples com o uso de uma linguagem de descrição de hardware. São apresentados
Leia maisCodificador de Entropia Segundo o Perfil Baseline do padrão H.264/AVC de Compressão de Vídeo
Codificador de Entropia Segundo o Perfil Baseline do padrão H.264/AVC de Compressão de Vídeo João A. Vortmann 1, Thaísa L. Silva 2, Fabiane K. Rediess 1, José L. Güntzel 1,2, Sérgio Bampi 2, Luciano V.
Leia maisOperações com números binários
Operações com números binários Operações com sistemas de numeração Da mesma forma que se opera com os números decimais (somar, subtrair, multiplicar e dividir) é possível fazer essas mesmas operações com
Leia maisUMA HIERARQUIA DE MEMÓRIA PARA UM MODELO RTL DO PROCESSADOR RISC-V SINTETISÁVEL EM FPGA
UNIVERSIDADE FEDERAL DE PERNAMBUCO CENTRO DE INFORMÁTICA GRADUAÇÃO EM ENGENHARIA DA COMPUTAÇÃO UMA HIERARQUIA DE MEMÓRIA PARA UM MODELO RTL DO PROCESSADOR RISC-V SINTETISÁVEL EM FPGA PROPOSTA DE TRABALHO
Leia maisESTUDO SOBRE O IMPACTO DOS PROCESSADORES HOSPEDEIROS SPARC V8 E NIOS II NO DESEMPENHO DA ARQUITETURA RECONFIGURÁVEL HÍBRIDA RoSA
ESTUDO SOBRE O IMPACTO DOS PROCESSADORES HOSPEDEIROS SPARC V8 E NIOS II NO DESEMPENHO DA ARQUITETURA RECONFIGURÁVEL HÍBRIDA RoSA Alba S. B. Lopes Departamento de Informática e Matemática Aplicada da UFRN
Leia maisOrganização e Arquitetura de Computadores I
Organização e Arquitetura de Computadores I Aritmética Computacional Slide 1 Sumário Unidade Lógica e Aritmética Representação de Números Inteiros Representação de Números de Ponto Flutuante Aritmética
Leia maisImplementação de um Algoritmo Customizado para o Cálculo de FFT usando o NIOS (ALTERA)
Implementação de um Algoritmo Customizado para o Cálculo de FFT usando o NIOS (ALTERA) Sandro Binsfeld Ferreira - sbferreira@inf.ufrgs.br CMP 237 - Arquitetura e Organização de Processadores Programa de
Leia maisYAROG: UM GERADOR AUTOMÁTICO DE MEMÓRIA ROM INDEPENDENTE DE TECNOLOGIA
YAROG: UM GERADOR AUTOMÁTICO DE MEMÓRIA ROM INDEPENDENTE DE TECNOLOGIA Alessandro G. Girardi, Fernando R. P. Cortes, Renato F. Hentschke, Ricardo A. L. Reis Universidade Federal do Rio Grande do Sul Instituto
Leia maisIntrodução ao Projeto de Sistemas Digitais com Dispositivos Programáveis
Introdução ao Projeto de Sistemas Digitais com Dispositivos Programáveis Versão 2012 RESUMO Nesta experiência será apresentada uma metodologia estruturada para projeto de sistemas digitais utilizando FPGAs
Leia maisAcadêmicos: Cassiano Cesar Casagrande Claudir Galesky Junior Rafael Voltolini
JPEG2000 Acadêmicos: Cassiano Cesar Casagrande Claudir Galesky Junior Rafael Voltolini Compressão JPEG2000 A codificação pode ser dividida em três partes principais: Pré-processamento Processamento principal
Leia maisProjeto Moderno de Sistemas Digitais
Projeto Moderno de Sistemas Digitais Edson Midorikawa 1 Tópicos Projeto Convencional Projeto com HDLs e FPGAs Fluxo de Projeto Moderno Codificação em HDLs Altera DE2 Digilent Nexys 3 2 Tecnologias de Lógica
Leia maisIntrodução ao Projeto de Sistemas Digitais com Dispositivos Programáveis
Introdução ao Projeto de Sistemas Digitais com Dispositivos Programáveis E.T.M./2011 (adaptação) RESUMO Nesta experiência será apresentada uma metodologia estruturada para projeto de sistemas digitais
Leia mais3 a Lista de Exercícios
Universidade Federal de Santa Catarina Departamento de Informática e Estatística Bacharelado em Ciências da Computação INE 5406 - Sistemas Digitais - semestre 2010/2 Prof. José Luís Güntzel guntzel@inf.ufsc.br
Leia mais