Universidade Federal do Rio Grande do Sul Instituto de Informática Programa de Pós-Graduação em Computação

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1 Universidade Federal do Rio Grande do Sul Instituto de Informática Programa de Pós-Graduação em Computação Relatório do Trabalho da Disciplina de Arquitetura e Organização de Processadores CMP- 237 Marcelo Schiavon Porto, Roger E. Carvalho Porto {msporto, recporto}@inf.ufrgs.br Porto Alegre, 13 de julho de 2006.

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3 Índice 1. Introdução O padrão H.264 de compressão de vídeo A transformada Hadamard Implementação em Software Arquitetura do IP Prototipação Verificação Conclusões Trabalhos Futuros... 9 Referências... 10

4 1. Introdução Este trabalho vai apresentar duas implementações de uma das transformadas do padrão H.264, a transformada Hadamard 4X4 inversa, prototipadas em um FPGA da Xiulinx e utilizando um de seus processadores Power PC hardwared. Primeiramente o algoritmo da transformada Hadamard foi desenvolvido em software e prototipado no FPGA. Este algoritmo roda no processador Power PC e utiliza a memória externa para ler e gravas seus dados de entrada e saída. A segunda implementação foi uma aplicação em hardware para a transformada Hadamard 4x4. A arquitetura foi desenvolvida em VHDL e também prototipada no FPGA. Esta arquitetura esta implementada como um IP que é ativado pelo Power PC para realizar a transformada Hadamard 4x4 inversa. 2. O padrão H.264 de compressão de vídeo O padrão H.264/AVC é o mais novo padrão para compressão de vídeo digital. O H.264 foi desenvolvido para proporcionar taxas de compressão significativamente superiores aos padrões de compressão existentes até então. O aumento na taxa de compressão pode chegar a 50% se comparado ao padrão MPEG-2, um dos padrões mais utilizados atualmente. O diagrama de blocos do codificador H.264 está apresentado na Figura 1. Os principais blocos de um codificador H.264 são: estimação de movimento (ME), compensação de movimento (MC), predição intra, transformadas diretas (T) e inversas (T -1 ), quantização direta (Q) e inversa (Q -1 ), filtro e codificação de entropia. A fig. 2 apresenta o diagrama de blocos do decodificador H.264. Neste caso, os principais blocos de são: decodificação de entropia, transformadas inversas (T-1), quantização inversa (Q-1), compensação de movimento (MC), predição intra e filtro. Como o objetivo deste trabalho é implementar a transformada Hadamard 4x4 inversa, vamos detalhar melhor apenas os blocos T e T -1, pois são nestes blocos onde encontramos todas as transformadas previstas no padrão H.264. Quadro Atual (original) Predição INTER T Q Codificação de Entropia ME Quadros de Referência MC Predição INTRA Quadro Atual (reconstruído) Filtro + T -1 Q -1 Figura 1 - Diagrama em blocos de um codificador H.264

5 Quadros de Referência Predição INTER MC Predição INTRA Quadro Atual (reconstruído) Filtro + T -1 Q -1 Decodificação de Entropia Figura 2- Diagrama em blocos de um decodificador H.264 Os blocos das transformadas diretas (na Figura 1) e inversas (Figura 1 e 2) são formados pelas três transformadas previstas pelo padrão: a DCT-2D 4x4 e as Hadamard 4x4 e 2x2 diretas. A DCT-2D presente no bloco das transformadas do H.264 é uma DCT inteira, ou seja, uma aproximação do calculo real da DCT. Isto facilita sua implementação, principalmente em hardware. A transformada Hadamard é aplicada para amostras com informação de crominância ou com informação de luminância cuja predição tenha sido do tipo INTRA 16x16. A transformada Hadamard 4x4 é aplicada os coeficientes DC dos blocos de luminância, enquanto que para os blocos de crominância, é aplicada uma transformada de Hadamard 2x2. A transformada Hadamard explora uma correlação residual que ainda permaneça sobre os coeficientes da FDCT 2-D. 3. A transformada Hadamard Para amostras com informação de crominância ou com informação de luminância cuja predição tenha sido do tipo INTRA 16x16 é aplicada a Hadamard 4x4 inversa nos coeficientes DC dos blocos de luminância, enquanto que, para os blocos de crominância, é aplicada a Hadamard 2x2 inversa nos coeficientes DC dos blocos 4 x 4 de crominância. O cálculo da Hadamard 4x4 inversa está apresentado em (18) W QD = Z D (1) O cálculo da Hadamard 4x4 inversa é muito parecido com o cálculo da Hadamard 4x4 direta. As matrizes possuem apenas valores 1, positivos e negativos, como pode ser observado em (1). Isso implica na realização apenas de operações de somas e subtrações. A diferença entre a Hadamard 4x4 direta e inversa está na divisão por dois, que não existe na Hadamard 4x4 inversa. O algoritmo para o cálculo da Hadamard 2-D 4x4 inversa está apresentado na Tabela 1. Este algoritmo segue a definição de (1). Na Tabela 5.8, a 0 a a 15, b 0 a b 15 e c 0 a c 15 são variáveis internas, que são úteis para o pipeline desenvolvido. As saídas são representadas pelas variáveis S 0 a S 15 e as entradas são as variáveis W 0 a W 15.

6 Tabela 1 - Algoritmo utilizado para o cálculo da Hadamard 2-D 4x4 inversa a 0 = W 0 + W 4 b 0 = a 0 + a 1 c 0 = b 0 + b 1 S 0 = c 0 + c 1 a 1 = W 8 + W 12 b 1 = a 2 + a 3 c 1 = b 2 + b 3 S 1 = c 0 - c 1 a 2 = W 1 + W 5 b 2 = a 4 + a 5 c 2 = b 0 - b 1 S 2 = c 2 - c 3 a 3 = W 9 + W 13 b 3 = a 6 + a 7 c 3 = b 2 - b 3 S 3 = c 2 + c 3 a 4 = W 2 + W 6 b 4 = a 0 - a 1 c 4 = b 4 + b 5 S 4 = c 4 + c 5 a 5 = W 10 + W 14 b 5 = a 2 - a 3 c 5 = b 6 + b 7 S 5 = c 4 - c 5 a 6 = W 3 + W 7 b 6 = a 4 - a 5 c 6 = b 4 - b 5 S 6 = c 6 - c 7 a 7 = W 11 + W 15 b 7 = a 6 - a 7 c 7 = b 6 - b 7 S 7 = c 6 + c 7 a 8 = W 0 - W 4 b 8 = a 8 - a 9 c 8 = b 8 + b 9 S 8 = c 8 + c 9 a 9 = W 8 - W 12 b 9 = a 10 - a 11 c 9 = b 10 + b 11 S 9 = c 8 - c 9 a 10 = W 1 - W 5 b 10 = a 12 - a 13 c 10 = b 8 - b 9 S 10 = c 10 - c 11 a 11 = W 9 - W 13 b 11 = a 14 - a 15 c 11 = b 10 - b 11 S 11 = c 10 + c 11 a 12 = W 2 - W 6 b 12 = a 8 + a 9 c 12 = b 12 + b 13 S 12 = c 12 + c 13 a 13 = W 10 - W 14 b 13 = a 10 + a 11 c 13 = b 14 + b 15 S 13 = c 12 - c 13 a 14 = W 3 - W 7 b 14 = a 12 + a 13 c 14 = b 12 - b 13 S 14 = c 14 - c 15 a 15 = W 11 - W 15 b 15 = a 14 + a 15 c 15 = b 14 - b 15 S 15 = c 14 + c 15 A arquitetura desenvolvida para implementar a Hadamard 2-D 4x4 inversa é muito parecida com a arquitetura para cálculo da Hadamard 2-D 4x4 direta, apresentada na Figura 5.2. A única diferença está nos deslocamentos na saída que estão presentes na arquitetura direta e que não existem na arquitetura inversa. A arquitetura da Hadamard 2-D 4x4 inversa sem separabilidade foi projetada em um pipeline de quatro estágios com 16 ciclos de clock sendo usados em cada estágio. Novamente apenas um operador é utilizado por estágio de pipeline. A latência da arquitetura sem separabilidade é de 64 ciclos de clock e as entradas possuem 14 bits, enquanto que as saídas possuem 18 bits. 4. Implementação em Software O algoritmo que realiza a transformada Hadamard inversa foi desenvolvido em software utilizando a linguagem C. O algoritmo descrito segue os passos ilustrados na tabela 1. Para o desenvolvimento do código foi utilizada a ferramenta Xilinx Platform Studio da Xilinx. Esta ferramenta também estabelece a comunicação entre o host (PC onde roda a ferramenta) e a placa onde está o FPGA que possui o processador Power PC integrado. 5. Arquitetura do IP A arquitetura de hardware desenvolvida para realizar a transformada Hadamard inversa foi desenvolvida em VHDL, utilizando a ferramenta ISE da Xilinx. A Figura 2 ilustra a arquitetura da Hadamard 4x4 inversa desenvolvida. Esta arquitetura foi desenvolvida utilizando o algoritmo ilustrado na Tabela 1.

7 Figura 3 - Arquitetura da transformada Hadamard inversa. A arquitetura desenvolvida utiliza buffers do tipo ping-pong. O buffers ping-pong possuem 16 posições, para armazenar toda uma matriz 4x4 de entrada. Esta arquitetura foi projetada em um pipeline de quatro estágios, sendo que cada estágio utiliza 16 ciclos de clock para finalizar as suas operações. Apenas um operador é utilizado em cada estágio de pipeline. Esta arquitetura também foi desenvolvida de maneira parametrizável quanto à quantidade de bits usados nas entradas e saídas. Considerando que o parâmetro de entrada N possua um valor 8, então as amostras de entrada possuem 14 bits e os coeficientes de saída possuem 17 bits. A latência desta arquitetura é de 64 ciclos de clock. É importante salientar que esta arquitetura não utiliza bits de memória. Essa é uma característica importante quando o projeto do codec H.264 como um todo é levado em consideração, pois alguns blocos do codec precisam utilizar muita memória. Como os dispositivos alvo deste trabalho são FPGAs que possuem restritos bits de memória interna, toda a economia de bits de memória é bem vinda. 6. Prototipação Os códigos C e VHDL foram prototipados para o FPGA VirtexII-Pro VP30 da Xilinx utilizando-se a placa de desenvolvimento XUP-V2P da Digilent. Uma imagem da placa de desenvolvimento da Digilent pode ser vista na Figura 4. Nesta etapa foi necessária a definição de conexões entre os elementos que estão inseridos na prototipação. Assim, foi desenvolvido um código em C utilizando bibliotecas adicionais que permitem o estabelecimento dessas conexões. Também foi necessário estabelecer endereços para controlar o acesso à memória da placa. Uma rotina realiza a leitura dos elementos de entrada para o PowerPC que os envia para a memória para, posteriormente, serem usados pela Hadamard mapeada em hardware. Outra rotina

8 gera os sinais de controle e o clock para a arquitetura além de fazer as transferências de dados de e para o IP. Por fim, outra rotina imprime os resultados de saída no terminal. No terminal um arquivo de log é salvo para que possa, posteriormente, ser comparado com o arquivo de resultados extraído do código de referência do decodificador H.264/AVC. Figura 4 Placa de desenvolvimento XUP-V2P da Digilent 7. Verificação A verificação dos resultados obtidos, tanto para a implementação em software, quanto para a implementação em VHDL, utilizaram a mesma metodologia. Primeiro foi extraído, do código de referência do padrão, valores de entrada para a transformada Hadamard, depois os resultados transformados para estas entradas. Estes dados de entrada foram utilizados como entradas para o algoritmo descrito em Software e também para o IP, prototipado no FPGA. No final foram comparados os resultados obtidos nas duas implementações, em software e com o IP, com os resultados retirados do código de referência. Este processo foi desenvolvido através de um outro código C, que lê os dois arquivos, realiza a comparação, e gera um terceiro arquivo indicando se ouve algum erro. A Figura 5 ilustra o arquivo de comparação gerado pelo software de verificação.

9 Figura 5 Arquivo gerado pelo software de verificação 8. Conclusões Durante o estudo mais aprofundado sobre as características do PowerPC descobrimos que não era possível a extensão do seu conjunto de instruções em FPGAs da família VirtexII-Pro, o que era nossa proposta inicial. Esta recurso está disponível somente para FPGAs da família Virtex4 e, mesmo assim, não é possível criar novas instruções e sim ampliar o conjunto com um subconjunto desenvolvido pela Xilinx. O mais próximo que se pôde chegar da proposta inicial foi realizar duas implementações da transformada Hadamard inversa 4x4 utilizada pelo padrão H.264/AVC. Essas duas implementações foram prototipadas em FPGA e verificadas funcionalmente e sua correta operação foi constatada. Foram também obtidos resultados de síntese pós place-and-route da arquitetura. A Hadamard em hardware pode operar a uma taxa de processamento de 202 milhões de amostras por segundo, o que é uma taxa suficiente para a aplicação desta arquitetura em codecs HDTV. 9. Trabalhos Futuros Como trabalhos futuros, pretendemos utilizar algum processador que possua seu código aberto, para que possamos alterar o seu código VHDL e inserir instruções especificas para o co-processamento das transformadas do padrão H.264. Desta forma poderemos desenvolver, rapidamente códigos que utilizem os IPs existentes para as transformadas do padrão.

10 Referências DIGILENT. Digilent Inc. Digital Design Engineer's Source. Disponível em: Acesso em: 06 jun HENNESSY, J. L. Organização e projeto de computadores : a interface hardware/software. 2. ed. Rio de Janeiro : LTC, c2000. IBM. PowerPC Microprocessor Family: The Programming Environments for 32-Bit Microprocessors. Disponível em: < Acesso em: 19 jun RICHARDSON, I. H.264 and MPEG-4 Video Compression Video Coding for Next- Generation Multimedia. Chichester: John Wiley and Sons, XILINX. PowerPC 405 Processor Block Reference Guide: Embedded Development Kit. Disponível em: < Acesso em: 14 jun XILINX. PowerPC Instruction Set Extension Guide: ISA Support for the PowerPC APU Controller in Virtex-4. Disponível em: < Acesso em: 14 jun XILINX. Virtex II Pro: PowerPC 405 Processor. Disponível em: lities/powerpc.htm>. Acesso em: 06 jun XILINX. Xilinx: The Programmable Logic Company. Disponível em: < >. Acesso em: 06 jun XILINX. Xilinx University Program Virtex-II Pro Development System: Hardware Reference Manual. Disponível em: < Acesso em: 06 jun