XOR, Detecção de Erro, Comparadores

Transcrição

1 XOR, Detecção de Erro, Comparadores -input XOR gates Igual a porta OR, mas exclui o caso em que ambas as entradas são. Empregado em: códigos de verificação de erros comparadores aritmética

2 XOR de múltiplas entradas Cálculo da Paridade Ímpar Saída = se número ímpar de entradas é igual Detecta qualquer bit simples em erro. Usado para gerar e verificar a consistência de dados em transmissões, memórias, etc. Árvore de Paridade Circuito mais veloz EVEN

3 Esquemas de Detecção de Erros para Transmissão Serial VRC: Vertical Redundancy Checking um bit de paridade por palavra transmitida não detecta número par de bits em erro LRC: Longitudinal Redundancy Checking um byte de paridade por bloco de palavras transmitido paridade é calculada no sentido longitudinal (bit i) não detecta número par de bits em erro na longitude i CRC: Cyclic Redundancy Checking dois bytes (CRC e CRC) são calculados para cada bloco de palavras detecta múltiplos bits em erro no bloco de palavras Exemplo de LRC PALAVRAS Bits LRC VRC 0 0 Block Checker paridade PAR bloco de palavras

4 Exemplo de LRC PALAVRAS Bits LRC Erro Erro VRC 0 0 Block Checker paridade PAR bloco de palavras Procedimento na Detecção de Erros Transmissão: VRC: palavra+ paridade palavra+ paridade... palavran+ paridade LRC: palavra+ paridade palavra+ paridade... palavran+ paridade LRC CRC: palavra palavra... palavran CRC CRC Os códigos para detecção de erros são calculados e enviados pelo transmissor; O receptor também calcula e compara com o código recebido; Em caso de erro, o bloco de dados deve ser reenviado

5 Implementação de LRC recepção OK se após acumulação do LRC recebido LRC=0 CLOCK CP CP Q Q D S CP R Q _ Q Clear_L LRC i bit i CLOCK CP CP Q Q Clear_L LRC LRC LRCN J Q J Q J Q CP _ CP _ CP _ K Q K Q K Q bit R bit R bit N R 0 - bit Parity Generator/Checker x0 (a) A B C () () (0) Copyright 000 by Prentice Hall, Inc. Digital Design Principles and Practices, /e (b) 0 A B C D E F G H I EVEN ODD D E F () () () () EVEN G H I () () () () ODD 0

6 Geração/Verificação de Paridade de Memória Memória armazena bits mais um bit de paridade para cada byte; Microprocessador usa bus bi-direcional D[0-] para acessar memória; RD/WR indicam operação de leitura/escrita; ERROR= para indicar erros de paridade durante a leitura; AND na entrada I garante I=0 exceto durante leitura; Geração/Verificação de Paridade de Memória Copyright 000 by Prentice Hall, Inc. Digital Design Principles and Practices, /e x0 ERROR D[0:] U RD WR x0 U D0 D D 0 D D D D D RP x0 A B C D E F G H I EVEN ODD U PI D0 D D D D D D D LS0 RD_L U Memory Chips READ WRITE DIN0 DOUT0 DIN DOUT DIN DOUT DIN DOUT DIN DOUT DIN DOUT DIN DOUT DIN DOUT PIN POUT DO0 DO DO DO DO DO DO DO x G G A A A A A A A A Y Y Y Y Y Y Y Y D0 D D D D D D D U PO -state

7 Comparadores de Igualdade Comparador -bit Comparador -bit EQ_L Comparador usando (oc) Copyright 000 by Prentice Hall, Inc. Digital Design Principles and Practices, /e (a) A0 B0 / x U +V R /DIFF (b) A0 B0 A B A B A B x U U 0 U U +V R /DIFF

8 Outros comparadores: < = > comparador de bits comparador de bits x x ALTBIN AEQBIN AGTBIN ALTBOUT AEQBOUT AGTBOUT 0 A0 B0 A B A B A B Copyright 000 by Prentice Hall, Inc. Digital Design Principles and Practices, /e < = > Copyright 000 by Prentice Hall, Inc. Digital Design Principles and Practices, /e P0 Q0 P Q P Q P Q P Q P Q P Q P Q P EQ Q P GT Q Outras condições:

9 Aritmética Bloco básico: full adder somador de -bit produz soma e carry Tabela verdade: X Y Cin S Cout Circuito do Full-adder

10 Somador Ripple Velocidade limitada pelo encadeamento do carry Somadores mais velozes eliminam ou limitam a propagação do carry carry lookahead 0 x -bit adder Usa carry lookahead internamente 0

11 Unidade Lógica e Aritmética Circuito combinacional que executa diferentes operações lógicas e aritméticas num par de operandos de n-bits; A operação é especificada por entradas de seleção: S[0-] e M (=lógica; 0=aritmética). Entradas e saídas são ativas em low; uma outra tabela é usada para E/S ativa high (ver manual); Operações mais usadas: A plus B plus Cin: soma complemento a A minus B minus Cin: subtração comp. a ALU Copyright 000 by Prentice Hall, Inc. Digital Design Principles and Practices, /e x S0 S G S S P M A=B CIN A0 F0 B0 A F 0 B A F 0 B A F B COUT Table - Functions performed by the x -bit ALU. Inputs Function S S S S0 M = 0 (arithmetic) M = (logic) F = A minus plus CIN F = A F = A B minus plus CIN F = A + B F = A B minus plus CIN F = A + B 0 0 F = plus CIN F = F = A plus (A + B ) plus CIN F = A B 0 0 F = A B plus (A + B ) plus CIN F = B 0 0 F = A minus B minus plus CIN F = A B 0 F = A + B plus CIN F = A + B F = A plus (A + B) plus CIN F = A B 0 0 F = A plus B plus CIN F = A B 0 0 F = A B plus (A + B) plus CIN F = B 0 F = A + B plus CIN F = A + B 0 0 F = A plus A plus CIN F = F = A B plus A plus CIN F = A B 0 F = A B plus A plus CIN F = A B F = A plus CIN F = A

12 ALU e ALUs compactas com (principais) funções apenas possui saídas carry look ahead para cascateamento Inputs S S S0 Function F = F = B minus A minus plus CIN 0 0 F = A minus B minus plus CIN 0 F = A plus B plus CIN 0 0 F = A B 0 F = A + B 0 F = A B F = Table - Functions performed by the x and x -bit ALUs. (a) x (b) x S0 S G S P CIN A0 F0 B0 A F B A F B A B F Copyright 000 by Prentice Hall, Inc. Digital Design Principles and Practices, /e S0 S S OVR CIN COUT A0 F0 B0 A F B A F B A B F