Projeto e Implementação de um Fatorial em Hardware para Dispositivos Reconfiguráveis

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1 Projeto e Implementação de um Fatorial em Hardware para Dispositivos Reconfiguráveis Álamo G. Silva, Leonardo A. Casillo Departamento de Ciências Exatas e Naturais Universidade Federal Rural do Semi- Árido (UFERSA) Mossoró RN Brasil Abstract. This paper describes two ways to implement an algorithm for performing a factorial of a fixed-point number. The first method is accomplished through the design of a hardwired architecture, and the second method is the description of an algorithm in assembly language using a general purpose processor. Both forms of representation have been described in VHDL and implemented in FPGAs. Comparisons will be made of area, power and performance among the methods presented. Resumo. Este artigo descreve duas formas de implementação de um algoritmo para execução de fatorial de um número em ponto fixo. A primeira forma de execução é realizada por meio do projeto de uma arquitetura hardwired específica para a resolução do problema, e a segunda forma é a descrição de um algoritmo em assembly utilizando um processador de propósito geral. Ambas as formas de representação foram descritas em VHDL e implementadas em FPGAs. Serão realizadas comparações de área, potência e desempenho entre as formas apresentadas. 1. Introdução Os dispositivos reconfiguráveis mostram-se como uma alternativa real ao processo clássico de desenvolvimento de componentes de hardware, originalmente demorado e caro por ser necessário um longo período de projeto, fabricação e testes. Tais dispositivos são utilizados por empresas e instituições de ensino que buscam oferecer soluções rápidas e de boa qualidade para resolução de problemas [CASILLO, 2005]. Os tipos de dispositivos reconfiguráveis mais utilizados nos dias atuais são denominados Field Programmable Gate Arrays (FPGAs) e Complex Programmable Logic Devices (CPLDs). Geralmente tais dispositivos são inseridos em plataformas de desenvolvimento com múltiplos recursos embarcados, o que torna a tarefa de desenvolver componentes relativamente simples, sendo necessária apenas a descrição do seu comportamento por meio de linguagens de descrição como VHDL ou Verilog, tornando possível a criação de chips específicos [D AMORE, 2005]. Portanto, características como diminuição de custos com mão de obra especializada, menor tempo de mercado (time-to-market), facilidade no debug e alteração do projeto e ainda a manutenção da velocidade, robustez e densidade dos

2 dispositivos de lógica fixa, fazem com que os dispositivos de lógica reconfigurável sejam uma opção viável e econômica quanto ao desenvolvimento de hardware. Existem basicamente dois tipos de programação ou descrição de hardware: a hardwired e a microcontrolada. Na primeira, o circuito é inalterável e totalmente controlado por impulsos e sinais entre seus componentes, não sendo controlado por nenhum tipo de instrução. Na segunda, o circuito é controlado por micro instruções, as quais são decodificadas por um processador, também descrito pelo desenvolvedor. Optar por um tipo ou outro de programação tem impacto direto no projeto, já que a microprogramação ocupa uma área maior e produz menor desempenho, apesar da sua flexibilidade devido ao uso de microinstruções. Entretanto, para projetos de alto desempenho é idealmente utilizada a programação hardwired, que possui baixa complexidade de desenvolvimento e maior velocidade de processamento devido à ausência de instruções para decodificação, fazendo com que o circuito aproveite todo o tempo no processamento das informações [STALLINGS, 2003]. Este artigo apresenta um comparativo geral entre um processador microcontrolado executando um algoritmo fatorial e um circuito hardwired desenvolvido com base no mesmo algoritmo. Ambos os projetos foram desenvolvidos na mesma plataforma de desenvolvimento, utilizando a linguagem de descrição de hardware VHDL. Nas seções seguintes será apresentado o algoritmo utilizado para o cálculo do fatorial, o circuito desenvolvido para a execução do algoritmo e sua implementação, um comparativo entre as duas implementações por meio dos resultados de simulações e as conclusões obtidas do experimento. 2. Algoritmo Fatorial O elemento norteador do desenvolvimento do circuito trata-se de um algoritmo para o cálculo do fatorial de um número em ponto fixo, cujo processo de execução é apresentado na forma de fluxograma na Figura 1. Figura 1 - Algoritmo Fatorial

3 Em seu caminho de execução, o algoritmo recebe um número n como entrada e o atribui a duas variáveis fatorial e temp. A seguir é realizada uma verificação se o número informado está inserido em um dos dois casos especiais de fatorial 0 (zero) ou 1 (um). Na hipótese de um dos casos especiais ser verdade, o circuito informa a saída com o valor 1 e termina sua execução. Em todos os outros casos, o circuito realiza o processo de decremento da variável temp, seguido de uma multiplicação entre as duas variáveis citadas, tendo seu resultado atribuído à fatorial. Após a multiplicação, o circuito verifica se a variável temp é igual a zero. Em caso negativo, temp é mais uma vez decrementada e reinicia-se o processo anteriormente citado. Quando a verificação de temp apresentar o valor zero, o resultado será enviado para a saída do circuito. O fluxograma da Figura 1 mostra as unidades funcionais nas quais o algoritmo foi dividido para que um circuito hardwired fosse desenvolvido. Cada uma das unidades foram definidas em hardware utilizando componentes lógicos essenciais para a computação do número informado. A arquitetura desenvolvida possui 16 bits de palavra e sua descrição será realizada a seguir. 3. Definição da Arquitetura O circuito desenvolvido a partir das unidades funcionais do fluxograma do algoritmo fatorial é totalmente controlado por sinais internos e seu caminho de processamento somente pode ser alterado através de uma mudança no projeto. Tais especificidades o classificam como um circuito hardwired e agrega ao mesmo todas as características desse tipo de componente. O diagrama de blocos do circuito é apresentado na Figura 2. Figura 2 Diagrama de blocos do Circuito hardwired O início do processamento dá-se quando um valor é fornecido ao valor de Entrada, o qual é enviado para os registradores TEMP e REG_ACC. Tais registradores têm uma lógica embutida que, além de registrar o valor atual, selecionam a entrada que receberá o valor em determinado ponto da computação. No primeiro ciclo de cálculo do circuito o valor a ser utilizado é o valor inalterado de Entrada, enquanto que nos ciclos subsequentes os valores fornecidos pelas entradas pelas unidades de decremento (DEC) e multiplicação (MULTIPLICADOR). O componente DEC implementa um circuito decrementador que diminui o valor fornecido pelo registrador TEMP em uma unidade e o envia para o latch L1, além de enviar sua saída para RESULT, um registrador que possui como função habilitar o

4 resultado quando o valor de saída de DEC for igual a zero. Ao mesmo tempo, a unidade REG_ACC armazena os resultados parciais das multiplicações e seleciona qual de suas entradas deve ser enviada para o latch L2. A última parte do ciclo ocorre quando os valores presentes nos latches são enviados ao MULTIPLICADOR, o qual executa a operação de multiplicação e envia o resultado para os registradores REG_ACC e RESULT. Após o último ciclo de operações, o resultado é exibido na saída do circuito Implementação em VHDL Com base no diagrama apresentado na seção anterior, o circuito hardwired foi descrito em VHDL e simulado com o auxílio da ferramenta Quartus II. A síntese do circuito foi realizada utilizando a plataforma de desenvolvimento DE2 da Altera, a qual é equipada com o FPGA Cyclone II EP2C35F672C6. A simulação, ilustrada na Figura 3, mostra o tempo necessário para o cálculo do fatorial do valor 5 em 144,89 ns. Durante o período de execução, o circuito consumiu 112,86mW de potência. A área ocupada pela arquitetura desenvolvida resultou em um total de 192 elementos lógicos e 25 pinos utilizados, o que equivale a 2% e 7% do total disponível, respectivamente, do dispositivo escolhido para sua implementação. Figura 3 - Relatório de simulação do fatorial de 5 A arquitetura hardwired desenvolvida mostrou-se efetiva no cálculo pretendido. O circuito é capaz de calcular fatoriais os quais seus resultados possam ser representados como binários de 16bits. Sendo assim, é possível calcular até o fatorial do número Arquitetura Microcontrolada Esta seção apresenta uma análise comparativa entre a arquitetura hardwired projetada e um processador descrito em VHDL que possua condições semelhantes de realizar os procedimentos para o cálculo do fatorial de um número em ponto fixo. Para tanto, foi utilizado o microprocessador desenvolvido por [CASILLO, 2005], com 16 bits de palavra, cujo funcionamento é semelhante à arquitetura MIC-1 desenvolvida por [TANEMBAUM, 1992]. Utilizando a mesma plataforma de desenvolvimento e o dispositivo Cyclone II EP2C35F672C6, o circuito apresenta elementos lógicos e 154 pinos, o que equivale a 11% e 32%, respectivamente, da capacidade máxima do dispositivo. Foi implementado o mesmo algoritmo fatorial descrito na Seção 2 utilizando a linguagem assembly disponível em seu conjunto de instruções, a fim de executar o fatorial de 5. O processo de execução deste algoritmo é visualizado na Figura 4 e sua execução utilizando o conjunto de instruções do processador é apresentado na Figura 5.

5 Figura 4 Implementação do fatorial de 5 pelo processador de uso geral Figura 5 Execução do fatorial de 5 em assembly Subtraindo-se as instruções que não são necessárias para o desenvolvimento desta aplicação (Muda_modo e Muda_conjunto), o tempo de execução total para a sua execução foi de s, sendo que a média de tempo de execução de cada microinstrução do processador é de 78 ns, como pode ser observado na Figura 6. Foram necessários 131,35mW de potência para realizar esta aplicação.

6 Figura 6 Simulação do fatorial de 5 no processador de uso geral 5. Conclusão Devido à simplicidade da aplicação escolhida para o projeto da arquitetura hardwired, era esperado que os valores dos requisitos de área, potência e desempenho de um processador voltado a uso geral fossem muito superiores à arquitetura desenvolvida. Entretanto, os resultados mostram que é possível projetar uma arquitetura específica voltada para a execução de uma tarefa, ocupando uma pequena parcela da área de um dispositivo FPGA, consumindo menos potência e com desempenho satisfatório. Os dispositivos hardwired descritos em VHDL são uma opção de baixo custo e apresentando as vantagens de reconfiguração em campo que os FGPAs oferecem, podendo substituir dispositivos micro-controladores ou processadores de uso geral. 5.1.Trabalhos Futuros A partir dos resultados obtidos neste artigo, tem-se a perspectiva da realização de novos estudos e simulações para avaliar a integração entre os dois modelos estudados. Tal objetivo poderá ser alcançado empregando dispositivos hardwired juntamente com um processador de propósito geral na construção de um circuito específico otimizado, abordando questões como a comunicação e controle das partes integrantes dessa arquitetura híbrida. Referências Casillo, L. A. (2005) Projeto e implementação de um processador com conjunto de instrução reconfigurável utilizando VHDL. Dissertação de Mestrado. Natal-N. Tanenbaum, A. S. (1992) Organização Estruturada de Computadores. 3 ª Ed. Prentice- Hall. Rio de Janeiro. Stallings, W. (2002) Arquitetura e Organização de Computadores. Prentice Hall. Rio de Janeiro. D Amore, R. (2005) VHDL: Descrição e Síntese de Circuitos Digitais. 1ª Ed. LTC. Rio de Janeiro.

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