YAROG: UM GERADOR AUTOMÁTICO DE MEMÓRIA ROM INDEPENDENTE DE TECNOLOGIA

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1 YAROG: UM GERADOR AUTOMÁTICO DE MEMÓRIA ROM INDEPENDENTE DE TECNOLOGIA Alessandro G. Girardi, Fernando R. P. Cortes, Renato F. Hentschke, Ricardo A. L. Reis Universidade Federal do Rio Grande do Sul Instituto de Informática Av. Bento Gonçalves, 9500, CEP Porto Alegre - RS - Brasil {girardi, fpcortes, renato, reis}@inf.ufrgs.br ABSTRACT This paper presents an automatic ROM generator tool for CMOS circuits whose main characteristics are portability and configurability. This CMOS technology-free layout generator can generate integrated read-only memories with a high number of words and word length. The regular microarchitecture and the layout strategy provide to the designer choices such as reduced area or high performance. 1. INTRODUÇÃO A memória do tipo ROM (Read Only Memory) é um dos blocos básicos de um circuito integrado. É uma estrutura estática em que o estado é mantido indefinidamente, mesmo quando não há alimentação [1]. Nela podem estar armazenadas as mais diversas informações, como as microinstruções de um microprocessador ou uma tabela que contém, por exemplo, resultados pré-calculados de uma determinada função matemática. Uma memória ROM que não tem seu conteúdo modificado depois de gravado pode ser fabricada através de um processo CMOS digital típico. Cada bit é representado pela presença ('1') ou ausência ('0') de um transistor. A geração automática do layout da memória ROM é de fundamental importância no projeto de um CI. Apesar do layout possuir características bem distintas, que o torna não muito difícil de ser projetado, devido ao seu tamanho e à quantidade de informações que necessita, podem ocorrer facilmente erros durante o desenho. Já na geração automática tem-se a certeza de que as informações contidas na memória estão corretas. Outra vantagem da geração automática é a rapidez no projeto, reduzindo os custos. Algumas dificuldades na geração automática estão relacionadas ao dimensionamento dos componentes, principalmente dos drivers dos decodificadores, assim como ao casamento topológico das células em diferentes regras de projeto. Este artigo descreve a YAROG (Yet Another ROM Generator), uma ferramenta de geração automática de memórias do tipo ROM cuja principal característica é ser totalmente configurável, onde o usuário tem a opção de escolher entre diversos parâmetros. A micro-arquitetura foi escolhida de modo a produzir um layout mais regular possível, tanto para o núcleo quanto para os decodificadores e multiplexadores. A memória gerada pode ser fabricada em qualquer tecnologia CMOS digital típica com, no mínimo, duas camadas de metal. Não há limitação quanto ao número de palavras armazenadas ou quanto ao tamanho de cada palavra. O código foi escrito em linguagem C e pode ser compilado em qualquer máquina sob qualquer sistema operacional, pois não utiliza nenhuma biblioteca de interface específica, a não ser para a visualização. Visualização esta que também pode ser efetuada através de outras ferramentas. O fluxo de projeto está mostrado na figura 1. No arquivo de tecnologia (arq_tec) estão armazenadas a regras de projeto de acordo com a tecnologia-alvo. No arquivo de configuração (arq_conf) estão as opções definidas pelo projetista, como tamanho de cada palavra, número de palavras, organização da memória, número de bits do decodificador de linha, número de bits do decodificador de coluna, entre outras que serão descritas ao longo deste artigo. O arquivo de dados (arq_data) contém a lista com os valores das palavras a serem armazenadas, e pode estar no formato binário, decimal ou hexadecimal. Estes arquivos são lidos pelo programa principal, que gera um arquivo em formato CIF (Caltech Intermediate Format) [2] contendo o layout da memória. O formato CIF é considerado padrão hoje em dia, ao lado do GDS-II, e pode ser lido em praticamente todos os visualizadores de layout existentes.

2 Figura 1 Componentes básicos do gerador de memória ROM. Este artigo está organizado da seguinte maneira: a seção 2 discute as questões da portabilidade entre tecnologias, a seção 3 descreve o núcleo da memória gerada, a seção 4 mostra as estratégias de decodificação de endereço, a seção 5 apresenta alguns resultados obtidos e, finalmente, a seção 6 apresenta as conclusões finais. 2. PORTABILIDADE A estratégia utilizada para a geração automática do layout foi a de que não houvesse nenhum tipo de grade fixa, layout simbólico ou fator de redução de escala (?). Isto torna o processo de geração compatível com praticamente todas as tecnologias CMOS digitais que suportam as camadas mais comuns, como difusão tipo N e P, polisilício, metal 1 e metal 2. Contatos empilhados também são suportados, porém utilizados somente em ocasiões onde a separação entre contato e via também pode ser realizada. Em outro caso, é dada prioridade ao não-empilhamento, para permitir a portabilidade às tecnologias mais antigas que não possuem este recurso. As regras de projeto da tecnologia-alvo de fabricação são armazenadas em um arquivo de tecnologia (arq_tec), sendo esta a única preocupação que o projetista deve ter quando da escolha do processo de fabricação. Este arquivo tem o formato texto e pode facilmente ser editado. a velocidade de propagação dos dados fizeram com que esta fosse a arquitetura escolhida. O alto grau de parametrização do arranjo é outra característica importante para a geração automática independente de tecnologia. Um exemplo de layout do núcleo da memória pode ser visto na figura 3. A presença de um transistor tipo N indica o armazenamento de um '1', enquanto que a ausência indica o armazenamento de um '0'. Como o arranjo é do tipo NOR, os valores deverão ser invertidos na saída. Cada polígono do layout é gerado independentemente e todas as distâncias entre as camadas são as mínimas permitidas pela tecnologia. As word-lines são feitas em polisilício, que ligam diretamente os gates dos transistores da mesma linha horizontal. Está sendo estudada a possibilidade da ligação em metal2 quando o número de transistores for grande, para evitar o excessivo atraso causado pela alta resistividade do polisilício. Simulações mostraram, porém, que utilizando até 64 colunas o sinal contém pouca degradação. As bit-lines são implementadas em metal 1, que cortam o núcleo no sentido vertical e ligam o dreno dos transistores da mesma coluna. As fontes de todos os transistores tipo N do núcleo estão ligadas em GND. Entre cada 4 transistores da mesma linha horizontal há uma linha vertical de GND em metal 1. Os transistores de pull-up do tipo P têm o mesmo tamanho dos transistores do tipo N, o que garante o funcionamento do arranjo do tipo pseudo-nmos. Os gates destes transistores estão ligados a GND, ou seja, os transistores estão sempre conduzindo. Entre os parâmetros variáveis que podem ser configurados pelo usuário estão: largura dos transistores, largura das linhas verticais de GND, larguras das linhas horizontais de difusão ligadas a GND e larguras das bitlines. Estas informações são armazenadas no arquivo de configuração (arq_conf), uma das entradas da ferramenta. 3. NÚCLEO O núcleo da memória ROM é o local onde as informações estão fisicamente armazenadas através da presença ou ausência dos transistores relativos. Os transistores que compõem o núcleo estão dispostos através de um arranjo NOR do tipo pseudo NMOS [3], como pode ser observado na figura 2. Apesar de existir um grau maior de dissipação de potência neste tipo de arranjo, fatores como Figura 2 - Esquemático do arranjo NOR tipo pseudo- NMOS utilizado no núcleo da memória ROM.

3 Figura 3 - Detalhe de layout do núcleo da memória ROM gerado automaticamente. decodificação final é a mais delicada, devido ao pitch das linhas horizontais do núcleo. Cada porta NAND deve encaixar-se perfeitamente à sua word-line correspondente. Para isso ocorrer podem ser necessárias de 2 a 4 carreiras verticais de células NAND, conforme exemplo mostrado na figura 5. Ao contrário do núcleo, aqui acontece a prégeração de células, que são depois instanciadas de acordo com a necessidade. Somente duas células precisam ser geradas: NAND de duas entradas e NOR de duas entradas. O usuário pode especificar as características destas células básicas, como tamanho dos transistores, etc. As células geradas são do tipo CMOS, ou seja, não possuem dissipação significativa de potência estática. O tamanho físico do decodificador de linha depende do valor de M. O atraso, entretanto, aumenta muito pouco pois a inserção de etapas intermediárias de pré-decodificação não varia na mesma proporção de M. 4. DECODIFICADORES Os circuitos decodificadores são divididos em dois tipos: decodificador de linha e decodificador de coluna. O decodificador de linha transforma um número de n bits em um número de 2 n bits com somente um bit em nível lógico '1' e todos os demais em nível lógico '0'. Já o decodificador de coluna funciona como um multiplexador, em que a saída será igual a uma das entradas selecionada. O número de bits de endereçamento da memória é dado por N = log 2 W, onde W é o número de palavras armazenadas. A divisão de quantos bits serão utilizados no decodificador de linha e de coluna pode ser feito pelo usuário ou automaticamente, sendo que no último caso a escolha leva em conta o fator de forma do bloco gerado. Considerando-se M como o número de bits de entrada do decodificador de linha e P o número de bits do decodificador de coluna, temos que N = M + P. As restrições quanto a um valor alto de M devem levar em conta o aumento significativo do tamanho do decodificador de linha. Já o aumento do valor de P influencia na velocidade de resposta do circuito, já que mais transistores estarão ligados em série no decodificador de coluna. Além disso, P determina o número de palavras por linha no núcleo da memória. Figura 4 - Esquema lógico genérico do decodificador de linha Decodificador de linha O decodificador de linha é construído através de células básicas do tipo NAND2 e NOR2. A figura 4 mostra o diagrama lógico do decodificador. Todos os M bits de entrada são pré-decodificados através das portas NOR. Estas portas estão localizadas na parte inferior do layout do decodificador. Podem existir várias etapas de decodificação, dependendo do valor de M. Todas as demais etapas são implementadas com portas NAND. A Figura 5 - Exemplo de layout da última etapa de decodificação de linha.

4 4.2 Decodificador de coluna O decodificador de coluna seleciona, entre P bit-lines, aquela relativa ao endereço da memória desejado. Considerando-se P = 2, por exemplo, tem-se que em cada word-line do núcleo estão armazenadas 4 palavras. O ordenamento dos bits em cada word-line se dá através do agrupamento dos bits com o mesmo peso, ou seja, tomando-se as palavras A 2 A 1 A 0, B 2 B 1 B 0, C 2 C 1 C 0, D 2 D 1 D 0 pertencentes à mesma word-line, a ordem de armazenamento seria A 0 B 0 C 0 D 0 A 1 B 1 C 1 D 1 A 2 B 2 C 2 D 2. Um multiplexador simples é gerado, como pode-se ver na figura 6, que mostra o exemplo de um layout gerado para P = 2 bits. As linhas horizontais de entrada dos transistores são feitas em polisilício, e percorrem todos os multiplexadores. A desvantagem desta estratégia de layout é o número de transistores N em série igual a P. A introdução de buffers na saída dos multiplexadores é de fundamental importância para a reconstituição do sinal. Na tabela 1 estão indicados os tamanhos dos transistores utilizados. A tabela 2 mostra o tempo de atraso e o consumo para a variação de um bit de endereçamento (S 0 ). Estes resultados demonstram um equilíbrio entre consumo e velocidade. A otimização de um ou outro critério pode ser feita através da variação dos tamanhos dos transistores, da mudança de tecnologia ou de uma melhor partição do número de bits de endereçamento entre os decodificadores de linha e coluna. A figura 8 mostra o layout completo gerado automaticamente para uma memória de 64 palavras de 8 bits. Pode-se ver que a maior parte da área do circuito é ocupada pelo decodificador de linha. Porém, para memórias maiores esta relação diminui. Figura 7 - Diagrama de blocos do exemplo de uma memória ROM com 64 palavras de 2 bits. Figura 6 - Exemplo de layout do multiplexador de coluna gerado automaticamente 5. RESULTADOS A simulação elétrica do layout gerado automaticamente permite a verificação da funcionalidade, desempenho e consumo do circuito. Como exemplo geramos uma memória ROM com 64 palavras de 2 bits, cujo diagrama de blocos está na figura 7. O endereçamento é feito através de 6 bits. Optou-se por agrupar 4 palavras em uma mesma linha. Desta maneira, são necessários dois bits de endereço para o decodificador de coluna e o restante, 4 bits, para o decodificador de linha. Tabela 1 - Dimensões dos transistores (em? m) utilizados no exemplo da figura 7. AMS 0.8? m INVERSOR NAND2 NOR2 MUX4x1 ROM W L W L W L W L W L PMOS NMOS Tabela 2 - Tempos de atraso e consumo do exemplo de memória gerada da figura 7. S0? Atraso s0? w0 Potência S5 = s4 = s2 = s1 = 0 (a0 = 1? 0 ) dissipada T LH (ns) T HL (ns) mw

5 Figura 8 - Layout gerado de uma memória ROM com 64 palavras de 8 bits. 6. CONCLUSÃO Este artigo apresentou uma ferramenta de geração automática do layout de memórias do tipo ROM totalmente configurável e independente de tecnologia de fabricação. O tempo de projeto é reduzido drasticamente e a taxa de erros de desenho torna-se nula. Para uma ROM com 256 palavras, 4 palavras por linha, em um Intel-PC 400MHz, gerou-se a ROM em 100 milisegundos. Ainda, o usuário tem a opção de determinar uma série de variáveis, permitindo assim uma certa flexibilidade em relação a critérios como área, potência dissipada e performance. Ferramentas de estimativa de potência consumida e velocidade podem ser agregadas para tornar o projeto da memória ainda mais confiável. 7. REFERÊNCIAS [1] N. H. Weste e K. Eshraghian, Principles of CMOS VLSI Design, Addison-Wesley Publishing Company, 2ª edição, [2] C. Mead and L. Conway, Introduction to VLSI Systems. Reading, MA: Addison-Wesley, [3] J. Rabaey, Digital Integrated Circuits - A Design Perspective, Ed. Prentice-Hall; 1ª edição; [4] A. Greiner e F. Pétrot, "A Public Domain High Performances Portable ROM Generator", IEEE, [5] M. Hileeto e S. J. Simmons, "A Low-Power Reduced- Area ROM Architecture for Cryptographic Algorithms", IEEE, [6] C. Chang, J. Wang e C. Yang, "Low-Power and High- Speed ROM Modules for ASIC Applications", IEEE Journal of Solid-State Circuits, vol. 36, No 10, outubro/2001. [7] B. Amrutur e M. Horowitz, "Fast Low-Power Decoders for RAMs", IEEE Journal of Solid-State Circuits, vol. 36, No 10, outubro/2001.