STSE 2º Exame de Simulação e Teste de Sistemas Electrónicos (9 de Fevereiro de 2004) Duração: 1ª parte 45 minutos; 2ª parte 2 horas.

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Alessandra Marinho Figueira
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1 STSE 2º Exame de Simulação e Teste de Sistemas Electrónicos (9 de Fevereiro de 2004) Duração: 1ª parte 45 minutos; 2ª parte 2 horas Número: Nome: 1ª Parte Questionário de resposta múltipla cada resposta certa vale 0,5 e cada resposta errada desconta 0,125. Utilize o F para assinalar as respostas correctas. Esta parte deve ser respondida sem consulta dos elementos de estudo. 1 Quando se utiliza o teste do tipo March [ W0; (R0, W1); R1] para testar uma memória com n posições, a) Este teste detecta todas as faltas do tipo SCF (state coupling faults). b) Este teste detecta todas as faltas do tipo stuck-at. c) Este teste detecta apenas algumas das faltas do tipo stuck-at. d) Este teste apresenta uma complexidade 3n. 2 Por cobertura de faltas (fault coverage) de um teste, entende-se: a) O quociente entre o nº de faltas detectadas e o nº total de faltas do circuito. b) O quociente entre o nº de faltas relativas a um dado modelo de falta e o nº total de faltas. c) O produto do nº de elementos de um circuito pelo nº de vectores de teste. d) O quociente entre o número de faltas detectadas e o número de vectores de teste aplicados. 3 Em lógica de 4 valores ( 0,1, D, D) qual o valor das funções lógicas r = a + ( b c) e s = a ( b + c) para ( abc ) = ( D1D)? a) r = 1, s = D ; b) r = D, s = D ; c) r = D, s = 0 ; d) r = D, s = D. 4 No circuito da figura, a falta a stuck-at-1 é detectada pelo vector (x1, x2, x3, x4): a) 0111 b) 1111 c) 0011 d) 0010 x1 G1 a z x3 x4 x2

1 Quando se utiliza o teste do tipo March [ W0; (R0, W1); R1] para testar uma memória com n posições, a) Este teste detecta todas as faltas do tipo SCF (state coupling faults).

2 5 Relativamente à observabilidade e controlabilidade dos valores lógicos num circuito combinatório, qual das afirmações é falsa? a) Os nós de saída do circuito apresentam elevada observabilidade. b) Os nós de entrada apresentam elevada controlabilidade. c) O valor da observabilidade de um nó de entrada de uma porta lógica depende dos valores da controlabilidade dos restantes nós de entrada da porta e do valor da observabilidade do nó de saída da porta. d) O valor da controlabilidade de um nó de saída de uma porta lógica não depende do valor lógico que apresenta, só depende do número de entradas da porta. 6 No circuito da figura, qual pode ser a função da porta lógica G, se tivermos z = 0 para o vector de entrada ABC = 0X1? a) AND b) OR c) NAND d) NOR A B G Z C 7 Os registos de deslocamento de n bits são muitas vezes ligados através de laços de realimentação constitutindo LFSRs, com a finalidade de gerar vectores de teste. Em geral, a sequência de vectores de teste apresenta: a) 2 n vectores diferentes; b) um máximo de 2 n +1 vectores diferentes; c) um mínimo de 2 n vectores diferentes; d) 2 n -1 vectores de teste diferentes. 8 O teste de placas de circuitos digitais utilizando a técnica de boundary scan test IEEE , efectua-se através de um número mínimo de linhas dedicadas impostas pela norma, para os seguintes sinais: a) três linhas test data in (TDI), test data out (TDO) e test mode select (TMS); b) quatro linhas test data in (TDI), test data out (TDO), test reset (TRST) e test mode select (TMS); c) quatro linhas test data in (TDI), test data out (TDO), test clock (TCK) e test mode select (TMS); d) cinco linhas test data in (TDI), test data out (TDO), test reset (TRST), test clock (TCK) e test mode select (TMS);

c) O valor da observabilidade de um nó de entrada de uma porta lógica depende dos valores da controlabilidade dos restantes nós de entrada da porta e do valor da observabilidade do nó de saída da

3 9 O objectivo da simulação de faltas consiste em verificar: a) se um circuito realiza a função para a qual foi projectado, na presença de faltas; b) quais as faltas detectadas por um conjunto de estímulos; c) quais as faltas que influenciam a frequência máxima de funcionamento de um circuito; d) se um circuito apresenta elementos redundantes. 10 Utilizando uma lógica de três valores (0,1,X), indique qual o par de valores correcto para as operações z = a ( b + c) e y = a c + a b, com (a,b,c) = (1, 0, X). a) z = 0 e y = 1 b) z = 1 e y = X c) z = X e y = X d) z = X e y = 1 11 A utilização da técnica dos carimbos para construir as equações de um circuito eléctrico, trata uma admitância G colocada entre os nós 1 e 2, inserindo um valor: a) +G na linha 1, coluna 2 da matriz das admitâncias; b) G na linha 2, coluna 2 da matriz das admitâncias; c) +G na linha 1, coluna 1 da matriz das admitâncias; d) G na linha 1, coluna 1 da matriz das admitâncias. 12 Qual das colunas corresponde às regras para a propagação de faltas através de portas lógicas (propagação do valor D ou /D)? Porta lógica Restrições sobre as restantes entradas a) b) c) d) AND/NAND Todas a 0 Todas a 1 Todas a D Todas a 1 OR/NOR Todas a 1 Todas a 0 Todas a 1 Todas a /D NOT nenhuma nenhuma nenhuma nenhuma

10 Utilizando uma lógica de três valores (0,1,X), indique qual o par de valores correcto para as operações z = a ( b + c) e y = a c + a b, com (a,b,c) = (1, 0, X).

5 STSE 2º Exame de Simulação e Teste de Sistemas Electrónicos (9 de Fevereiro de 2004) Duração da 2ª parte: 2 horas Número: Nome: 2ª Parte Com consulta dos elementos de estudo As perguntas têm a seguinte cotação: I a)1,5;b) 1,5; II 2,5; III 2; IV a) 1,5; b) 1; V a) 1; b) 2; c) 1. I Efectue a simulação lógica para o circuito da figura, utilizando como estímulos os vectores de teste da tabela. Esboce a forma de onda em cada um dos nós do circuito (G1,,, G4 e OUT) até não haver mais acontecimentos pendentes. Considere que os valores lógicos em t=0 estão presentes nos nós de entrada desde t=-. a) Considere que todas as portas lógicas apresentam um modelo de atraso de transporte idêntico e de valor 1 unidade de tempo. b) Considere que utiliza modelos de atraso de inércia de valores: (G1,, )=2 e (G4)=3 A B G1 G4 OUT C Entrada t=0 t=5 t=10 t=12 A B C II Escolha um método de simulação de faltas. Utilizando a técnica escolhida, obtenha a lista de faltas do tipo stuck-at detectadas pelos dois vectores de teste ABCD = 0010 e Faça uma estimativa da cobertura de faltas (fault coverage) obtida com estes dois vectores. A B G1 G4 OUT1 C G5 OUT2 D

Esboce a forma de onda em cada um dos nós do circuito (G1,,, G4 e OUT) até não haver mais acontecimentos pendentes.

6 III Para o circuito da figura anterior, utilizando o algoritmo D, obtenha um vector de teste que detecte a falta stuck-at 0. IV O circuito sequencial da figura não dispõe de inicialização. a) Apresente uma sequência de vectores de teste que aplicada em in permite testar o circuito para Q s-a-1, indicando quando se verifica a activação e a propagação da falta. b) Repita a alínea anterior para o caso da porta G ser um XOR. in G out s-a-1 Q ~Q D V a) Escreva a matriz de incidência reduzida do circuito. b) Escreva as equações do circuito correspondentes à utilização da Análise Nodal Modificada (MNA). c) Determine o valor das tensões nodais em a, b e c. (Assuma: = 0,1 S; = 0,2 S; G4=G5 = 0,5 S; I1 = 1A; V6 = 4*V2) a b G5 c I1 V2 G4 + V6= 4 V2 V6 -

b) Repita a alínea anterior para o caso da porta G ser um XOR. in G out s-a-1 Q ~Q D V a) Escreva a matriz de incidência reduzida do circuito.

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