B.I.S.T. Built-In Self Test

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1 Instituto Superior de Engenharia do Porto Mestrado de Engenharia Electrotécnica Automação e Sistemas Disciplina de Síntese Alto Nível de Componentes Programáveis B.I.S.T. Built-In Self Test Elaborado por: Diogo Pontes n.º João Vieira n.º Página 1

2 I. Resumo BIST é uma técnica desenhada para a testabilidade que coloca fisicamente as funções de teste juntamente com o Circuito Sob Teste. Neste trabalho é feita uma introdução ao conceito de testabilidade, assim como uma apresentação da técnica do BIST em circuito sequenciais e em circuitos combinatórios. Página 2

3 II. Índice I. Resumo... 2 II. Índice Introdução Testabilidade Teste On-Line Teste Concorrente Teste Não Concorrente Built-In Self Test Circuitos Combinatórios Circuitos Sequenciais Página 3

4 Introdução A testabilidade examina as diferentes probabilidades e características comportamentais que levam o sistema a falhar se alguma coisa estiver incorrecta. Um sistema tem alta testabilidade se ele tende a expor as suas falhas durante os testes com entradas que geram defeitos. Um sistema tem baixa testabilidade se ele tende a ocultar as falhas detectadas durante os testes, produzindo saídas correctas para entradas que geram defeitos. De modo a testar os circuitos integrados existem várias técnicas de tstabilidade. Entre estas técnicas está o Built-In Self Test (BIST). O BIST é uma técnica desenhada para a testabilidade que coloca fisicamente as funções de teste juntamente com o Circuito em Teste. Página 4

5 Testabilidade A testabilidade examina as diferentes probabilidades e características comportamentais que levam o sistema a falhar se alguma coisa estiver incorrecta. Um sistema tem alta testabilidade se ele tende a expor as suas falhas durante os testes com entradas que geram defeitos. Um sistema tem baixa testabilidade se ele tende a ocultar as falhas detectadas durante os testes, produzindo saídas correctas para entradas que geram defeitos. Requisitos incompletos, desactualizados, ambíguos ou contraditórios trazem baixa testabilidade. É muito difícil para um testador identificar problemas se não houver acesso a informações detalhadas sobre os critérios de teste. É necessário ter um critério de teste para que a testabilidade passe a ser simplesmente uma medida de quão difícil é satisfazer uma meta específica de teste. O sistema que oculta falhas é difícil de testar. Quando todos os erros que são criados durante uma execução são cancelados, uma falsa ideia é criada de que o sistema está correcto. Mas na verdade ele é um sistema tolerante a falhas. Em um sistema crítico, onde pode existir risco de vida, qualquer falha não-detectada pode ser fatal. Se os erros são ocultados durante várias transacções, quando finalmente um defeito causa uma falha, pode ser impossível detectar a origem. Página 5

6 Teste On-Line Faltas são defeitos lógicos ou físicos no design ou implementação de um dispositivo. Em certas condições, podem conduzir a erros, isto é, a estados incorrectos do sistema. Erros induzem falhas, ou seja, um desvio do comportamento apropriado do sistema. Faltas podem ser classificadas em três grupos: Design criadas por projecionistas humanos ou ferramentas de CAD, e ocorrem durante o processo de design. Fabrico resultam de um processo imperfeito de fabrico; Operacional causadas pelo desgaste ou perturbações ambientais durante a operação normal dos sistemas digitais. Faltas operacionais estão classificadas de acordo com a sua duração: faltas permanentes existem permanentemente se nenhuma acção correctiva foi feita; faltas intermitentes aparecem, desaparecem e reaparecem repetidamente. São dificeis de prever, mas os seus efeitos estão fortemente correlacionados. faltas transitórias aparecem e desaparecem rapidamente, e não estão correlacionadas entre elas. Os testes on-line são utilizados para a detecção das faltas operacionais. O seu objectivo é detectar os efeitos das faltas, isto é, erros, e tomar acções correctivas apropriadas. Testes on-line podem ser realizados através de monitorização interna ou externa, usando software ou hardware; monitorização interna é referida como autoteste. A monitorização é interna se tomar lugar no mesmo substracto que o Circuito Em Teste (Circuit Under Test - CUT); hoje em dia, isto significa dentro de um único IC um Sistema-Num-Chip (System-On-a-Chip SOC). Página 6

7 on-line: Há quatro parâmetros primários a considerar no desenho de um esquema de teste Cobertura do Erro (EC Error Coverage) fracção de todos os erros modelados que forem detectados, normalmente expressa em percentagem; Latência do Erro (EL Error Latency) diferença entre a primeira vez que o erro é activado e a primeira vez que é detectado. EL é afectada pelo tempo que demora a realizar um teste e por quão frequentemente os testes são executados; Redundância Espacial (SR Space Redundancy) é o hardware ou firmware extra necessário para a realização dos testes on-line; Redundância Temporal (TR Time Redundancy) tempo extra necessário para realizar os testes on-line; Um esquema de teste on-line ideal teria 100% de cobertura de erros, latência de erro de um ciclo de clock, nenhuma redundância espacial e nenhuma redundância temporal. Não necessitaria do redesenho do CUT, nem impor restrições estruturais ou funcionais a este. A consideração de todos estes parâmetros na criação de um esquema de teste online poderá criar objectivos conflituosos. Para cobrir todos tipos de falhas descritos anteriormente, dois diferentes modos de teste on-line são aplicados: teste concorrente, que acontece durante a operação normal do sistema, e teste não concorrente, que ocorre quando a operação normal do sistema está interrompida. Ambos os tipos de testes referidos são apresentados a seguir. Página 7

8 Teste Não Concorrente Pode ser activado por um evento (esporádico) ou activado por tempo (periódico). É caracterizado pela baixa redundância de tempo e espaço. Testes activados por um evento são iniciados por eventos chave ou mudanças de estado no tempo de vida do sistema, tal como arranque e encerramento do sistema, e o seu objectivo é detectar falhas permanentes. Estes testes podem ser aplicados on-line, desde que os recursos de teste necessários estejam presentes. Testes activados por tempo são activados em momentos predeterminados durante a operação do sistema. São realizados periodicamente de modo a detectar falhas permanentes usando o mesmo tipo de testes aplicados nos testes activados por eventos. Podem detectar falhas latentes no design ou elaboração dos sistemas que só aparecem sob as condições certas. Teste Concorrente Os testes não concorrentes não podem detectar falhas transitórias ou intermitentes cujos efeitos desaparecem rapidamente. Por outro lado, procuram continuadamente por erros devido a tais falhas. No entanto, o teste concorrente não é por si só particularmente útil para detectar a fonte dos erros, como tal é normalmente combinado com software de diagnóstico. Um elemento chave do teste concorrente.para erros de dados é a redundância. Por exemplo, a Duplicação Com Comparação (Duplication With Comparison DWC) consegue detectar qualquer erro à custa de 100% de redundância espacial. O DWC requer duas cópias do CUT, as quais operam ao mesmo tempo com as mesmas entradas. As suas saídas são comparadas e qualquer discrepância indica erro. Página 8

9 Built-In Self Test BIST é uma técnica desenhada para a testabilidade que coloca fisicamente as funções de teste juntamente com o CUT (fig. 1). No modo de operação normal, o CUT recebe os dados de entrada X de outros módulos e realiza as tarefas para as quais foi criado. No modo de teste, um circuito gerador de testes padrões (TG) aplica uma sequência de padrões de teste S ao CUT, e as respostas de teste são avaliadas pelo monitorizador de respostas (RM). No tipo mais comum de BIST, as respostas de teste são compactadas no RM de modo a formar assinaturas (de falhas). As assinaturas de resposta são comparadas com assinaturas de referência geradas ou guardas no chip, e o sinal de erro indica quaisquer discrepâncias encontradas. Figure 1 - Esquema de BIST genérico Quatro parâmetros essenciais devem ser considerados no desenvolvimento na metodologia BIST para sistemas digitais: Cobertura de falhas: isto é a fracção de falhas de interesse que podem ser exposta pelos padrões de teste produzidos pelo TG e detectado pelo RM; Tamanho do teste: isto é o número de padrões de teste produzido pelo TG, e está intrinsecamente ligado à cobertura de falhas: geralmente, testes grandes implicam grande cobertura de falhas. No entanto, para testes on-line, o tamanho dos testes deve ser mantido pequeno para reduzir o FL e o EL. Overhead de Hardware: o hardware extra necessário para o BIST é considerado ser overhead. Na maior parte dos sistemas digitais, um overhead grande de hardware não é aceitável. Página 9

10 Penalização de performance: isto refere-se ao impacto do hardware do BIST na performance normal do circuito. O overhead deste tipo é por vezes mais importante que o overhead do hardware. O BIST pode ser usado para teste on-line não concorrente das partes lógicas e de memória do sistema. Pode ser prontamente configurado para teste activado por eventos em que, neste caso, o controlo do BIST pode ser agregado ao reset do sistema de modo a que o teste ocorra durante a iniciação ou o encerramento do sistema. O BIST pode também ser projectado para testes periódicos com baixa latência de falhas. Isto requer a incorporação de um processo de teste no CUT que garanta a detecção de todas as falhas alvo dentro de um período de tempo fixo. Circuitos Combinatórios O BIST on-line é normalmente implementado com os objectivos gémeos de cobertura de falhas completa e baixa latência de falhas. Assim, o TG e RM são geralmente projectados para garantir a cobertura de modelos de falhas especificas, overhead de hardware minimo, e tamanho de teste razoável. Consequentemente, o uso de testes determinísticos é muitas vezes a opção mais atractiva para teste on-line. O BIST determinístico on-line tem overhead de hardware mínimo que pode ser tão pequeno como 5% do CUT. Tem pequena redundância de tempo e um limite na latência da falha no pior caso possível. Consegue atingir 100% de cobertura de erro com pequeno esforço na projectação e também garante a detecção de erros dentro de um dado período de tempo. A latência média de falhas real é dependente da ordem dos testes durante a aplicação destes. Assim, consegue-se obter menores latências de falhas ao reordenar os testes na sequência de testes. Tentar encontrar a melhor ordem de testes na sequência é computacionalmente caro e na maior parte dos casos, impossível. Assim, é necessário o desenvolvimento de métodos heurísticos de modo a determinar uma ordenação quaseóptima. Em adição à ordenação dos testes, foi conjecturado que repetir certos testes reduz a latência de erros. Se os testes que detectam um grande número de falhas forem repetidos, então a latência de falhas média irá diminuir. No entanto, a latência do pior caso poderá piorar. Página 10

11 Circuitos Sequenciais Assuma-se que se tem uma sequência de testes completa S para um conjunto de falhas permanentes F. Os testes são sobrepostos com o funcionamento normal do circuito, similar ao que acontece nos circuitos combinatórios. Como cada período está dividido em k tempos de clock de operação normal e l tempos de clock de teste, então a redundância de tempo deste esqueme de BIST on-line determinístico é l/k. Como o particionamento da sequência de testes pode não ser possível em alguns casos, considera-se o caso de l = q, onde a sequência de teste total é aplicada de uma só vez. O BIST on-line determinístico garante a detecção de erros dentro de um dado período de tempo. De facto, a latência de falha no pior caso L max é 2l + k. No entanto, a latência de falha média está bem abaixo deste limite. Página 11