Introdução à aplicação ISE Foundation 6.1i/WebPACK da Xilinx

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1 Curso de Engenharia Electrotécnica e Computadores Introdução à aplicação ISE Foundation 6.1i/WebPACK da Xilinx Autores: Rui Antunes & Frederico Grilo Abril de 2007

2 ÍNDICE: 1. INTRODUÇÃO: CONFIGURAÇÃO: PROJECTO: Aplicação ECS Schematic Editor: Aplicação HDL Bencher: Aplicação PACE: Aplicação impact: BIBLIOGRAFIA E LINKS: ANEXOS (Adaptadores DIL40/PLCC44 e DIL84/PLCC84) Escola Superior de Tecnologia de Setúbal do Instituto Politécnico de Setúbal 2

3 1. INTRODUÇÃO: A aplicação Xilinx ISE Foundation 6.1i é uma ferramenta integrada de desenvolvimento para dispositivos de lógica programável tais como as CPLDs (Complex Programmable Logic Devices) e as FPGAs (Field-Programmable Gate Arrays). Embora esta ferramenta tenha custos de aquisição, a empresa Xilinx disponibiliza no seu site ( a versão ISE WebPACK gratuita, muito semelhante a esta, e que permite também programar este tipo de dispositivos, embora sem dispor dos algoritmos avançados de optimização e de algumas ferramentas adicionais do ISE Foundation. Refira-se desde já que algumas figuras deste texto são relativas à aplicação ISE WebPACK. Associada a esta aplicação existe uma outra, designada de ModelSim, da empresa Mentor Graphics que permite a simulação digital para o ambiente Xilinx. É também disponibilizada a custo zero mediante o registo no site da Xilinx e uma licença (ficheiro licence.dat) que é automaticamente devolvida, uma versão do ModelSim para estudantes - o ModelSim XE/Starter, embora esta versão seja mais limitada, principalmente no que concerne ao número de linhas de programação disponíveis. Figuras 1, 2 e 3: Ícones Project Navigator, ModelSim XE Starter e WebPACK Project Navigator Escola Superior de Tecnologia de Setúbal do Instituto Politécnico de Setúbal 3

4 2. CONFIGURAÇÃO: O ícone Project Navigator abre, com a visualização da sua janela principal: Figura 4: Janela principal do Project Navigator. Antes de criar um projecto é necessário verificar na opção Edit Preferences Integrated Tools se a aplicação ModelSim está activa (com a ligação para o respectivo ficheiro executável modelsim.exe). Esta aplicação irá permitir a simulação digital no ambiente Xilinx Escola Superior de Tecnologia de Setúbal do Instituto Politécnico de Setúbal 4

5 Figura 5: Opção Integrated Tools. Convém desde já referir que existe uma limitação no Project Navigator: nenhum projecto ou ficheiro poderá conter um espaço no seu nome ou caminho Escola Superior de Tecnologia de Setúbal do Instituto Politécnico de Setúbal 5

6 3. PROJECTO: Para criar um novo projecto faça: File New Project. Torna-se então necessário atribuir um nome ao projecto: Figura 6a: Janela New Project. Figura 6b: Janela Project Properties Escola Superior de Tecnologia de Setúbal do Instituto Politécnico de Setúbal 6

7 De seguida, a partir da segunda janela (figura 6b) deverá escolher a família e o dispositivo de lógica programável a utilizar (ex: XC9500 CPLDs, XC9536), o encapsulamento, o tipo de velocidade, bem como as linguagens de descrição de hardware, a ferramenta de síntese e o simulador utilizado (Modelsim). Nas janelas seguintes escolha opção Seguinte até concluir. Para iniciar a criação de um esquemático associado ao projecto, poderá ir directamente ao menu Project New Source e de seguida seleccionar a opção Schematic: Figura 7: Janela New Source. Deverá agora atribuir um nome ao ficheiro do esquemático a criar, de preferência diferente do nome do projecto. A aplicação ECS Schematic Editor irá então abrir Escola Superior de Tecnologia de Setúbal do Instituto Politécnico de Setúbal 7

8 3.1 Aplicação ECS Schematic Editor: Figura 8: Aplicação ECS Schematic Editor. Antes de começar a desenhar o esquemático deverá configurar previamente o tamanho da folha. Para circuitos grandes, recomenda-se o tamanho máximo (A0). Para o obter terá de pressionar o botão direito do rato dentro da área de desenho, escolher a opção Object Properties e seleccionar o campo Size (a amarelo) dentro da janela Schematic Properties, conforme mostra a figura seguinte: Escola Superior de Tecnologia de Setúbal do Instituto Politécnico de Setúbal 8

9 Figura 9: Janela Schematic Properties. Ainda assim, para o caso do esquemático não caber na folha de trabalho é sempre possível poder adicionar ao projecto mais do que uma folha (botão New ). Para as folhas de grandes dimensões recomenda-se a utilização das opções de Zoom (botões ). Para o desenho dos componentes deverá escolher a opção Symbols ( ), a categoria (menu Categories) e o nome do símbolo propriamente dito (menu Symbols), pressionando de seguida o botão Add Symbol ( ) de forma a inserir o componente desejado na folha. A opção Orientation permitirá definir a orientação do componente antes deste ser colocado. Neste exemplo, escolheuse a inserção de uma porta AND de duas entradas (símbolo AND2) pertencente à categoria Logic Escola Superior de Tecnologia de Setúbal do Instituto Politécnico de Setúbal 9

10 Figura 10: Inserção de uma AND de duas entradas. Para poder utilizar os terminais VCC e GND deverá escolher a categoria General: Figura 11: Inserção do símbolo VCC Escola Superior de Tecnologia de Setúbal do Instituto Politécnico de Setúbal 10

11 Para desenhar um fio eléctrico de ligação deverá seleccionar o botão Add Wire ( ). De seguida marque com o botão esquerdo do rato os pontos de origem e de destino. Os caminhos dos fios de ligação são então automaticamente gerados aproveitando os espaços disponíveis na folha do esquemático, nunca atravessando componentes ou ligações. Figura 12: Ligação entre VCC e a AND2. Falta definir ainda as entradas e as saídas do circuito. Para tal recorre-se à inserção de I/O Markers. Para inserir uma entrada ou saída é necessário então seleccionar o botão Add I/O Marker ( ), escolher as opções Add an input marker, Output ou Bidirectional e deslocá-lo até ao extremo do fio de ligação desejado. O nome respectivo pode ser editado (na zona a amarelo), seleccionando o I/O Marker após a sua inserção. Com um duplo clique no botão esquerdo do rato em cima do I/O Marker, irá abrir-se a janela Object Properties Escola Superior de Tecnologia de Setúbal do Instituto Politécnico de Setúbal 11

12 Figura 13: Colocação e edição da entrada E1. Da mesma forma poderá inserir-se a saída S1: Figura 14: Colocação e edição da saída S Escola Superior de Tecnologia de Setúbal do Instituto Politécnico de Setúbal 12

13 Recomenda-se vivamente ir gravando o esquemático (botão ) e o projecto completo (botão ). O ECS permite a edição de um símbolo já colocado na folha, bastando para tal pressionar duas vezes com o botão esquerdo do rato em cima do componente desejado. A janela Object Properties irá então abrir: Figura 15: Edição do símbolo AND2. É também possível introduzir texto num esquemático. Para tal recorre-se ao botão Add Text ( ) e aos campos Text Value e Text Size Escola Superior de Tecnologia de Setúbal do Instituto Politécnico de Setúbal 13

14 Figura 16: Inserção de texto no esquemático. O ECS permite a criação de um novo símbolo que não exista à partida em biblioteca. Para o criar, deverá ir ao menu Tools e seleccionar a opção Symbol Wizard (Tools Symbol Wizard). Poderá seleccionar entre as opções Using Schematic ou Specify Manually, bem como escolher a forma que pretende para o símbolo: Escola Superior de Tecnologia de Setúbal do Instituto Politécnico de Setúbal 14

15 Figura 17a: Janela Symbol Wizard. Na janela seguinte (figura 17b), se tiver sido escolhida a opção Specify Manually poderá configurar manualmente o nome do símbolo e o nome dos pinos de I/0 (neste exemplo não se atribuiu um nome específico ao símbolo). Figura 17b: Configuração no Symbol Wizard Escola Superior de Tecnologia de Setúbal do Instituto Politécnico de Setúbal 15

16 Finalmente irá ser criado o novo símbolo: Figura 18: Novo símbolo criado. Na janela anterior é ainda possível alterar a disposição em desenho das entradas e saídas do novo símbolo criado. A chamada deste novo símbolo será feita na folha do esquemático, escolhendo-o na sua categoria e na directoria onde se encontra gravado Escola Superior de Tecnologia de Setúbal do Instituto Politécnico de Setúbal 16

17 Figura 19: Chamada do símbolo. Para verificar a coerência ao nível eléctrico num esquemático criado é necessário executar um verificador do mesmo, designado por DRC (Design Rules Check), a que corresponde o botão Check Schematic ( ). Considere-se a título de exemplo que o esquemático era alterado propositadamente, de forma a desligar o terminal VCC da AND2. Pressionando o botão Check Schematic iria ser então visualizada a janela de erros, que indicaria de imediato um erro na respectiva ligação, ficando esta assinalada a amarelo: Escola Superior de Tecnologia de Setúbal do Instituto Politécnico de Setúbal 17

18 Figura 20: Erro de DRC. Desta forma torna-se mais fácil a identificação das causas prováveis dos erros de um projecto, uma vez que são directamente assinaladas no esquemático as zonas onde se encontram os problemas. Utilizando a opção Edit Find Nets (What) é também possível procurar a ligação (Net) cuja designação virá assinalada na janela Schematic Check Errors como estando associada a um erro. Por vezes, mesmo após a correcção de todos os erros, a opção Check Schematic poderá manter ainda o seu histórico, pelo que uma possível solução será gravar e fechar o esquemático, voltando a abri-lo novamente Escola Superior de Tecnologia de Setúbal do Instituto Politécnico de Setúbal 18

19 Figura 21: Schematic Check sem erros. Para introduzir um rodapé no esquemático de forma a identificá-lo com o seu nome, a sua data de criação e versão respectiva, recorre-se ao símbolo tblock da categoria General. Figura 22: Inserção do tblock Escola Superior de Tecnologia de Setúbal do Instituto Politécnico de Setúbal 19

20 Para a elaboração de um relatório será sempre possível seleccionar tudo (Edit Select All), e efectuar de seguida o Copy&Paste para um editor de texto (ex: Word). Como por vezes os esquemáticos podem ser complexos e de grandes dimensões, existe frequentemente a necessidade de os ter de imprimir em folhas maiores do que o formato A4 (ex: A2 ou A3). Caso não se disponha de impressora para folhas A2 ou A3, pode-se sempre imprimir em várias folhas A4, bastando para tal seleccionar a opção Páginas por folha da janela Imprimir, do Word. Figura 23: Selecção de quatro páginas por folha no Word Escola Superior de Tecnologia de Setúbal do Instituto Politécnico de Setúbal 20

21 A figura seguinte mostra novamente o Project Navigator, agora com o ECS já fechado, ou seja, com o esquemático já terminado. Figura 24: Project Navigator após o ECS fechado Escola Superior de Tecnologia de Setúbal do Instituto Politécnico de Setúbal 21

22 3.2 Aplicação HDL Bencher: Depois do circuito estar correctamente desenhado é necessário testá-lo. Para tal recorre-se à aplicação ModelSim, tendo de ser criado previamente um ficheiro do tipo Test Bench Waveform (menu Project New Source): Figura 25a: Menu Project New Source. Seleccione então o campo Test Bench Waveform e escolha um nome para o respectivo ficheiro de teste. Na janela seguinte deverá escolher-se o ficheiro que contém o circuito a ser simulado (figura 25b): Figura 25b: Selecção do ficheiro que contém o circuito Escola Superior de Tecnologia de Setúbal do Instituto Politécnico de Setúbal 22

23 De seguida irá ser aberta a aplicação HDL Bencher, através da janela Initialize Timing: Figura 26: Janela Initialize Timing do HDL Bencher. É possível utilizar um ou mais relógios externos na simulação (opções Single Clock ou Multiple Clocks), ou um relógio realizado "à mão", colocando internamente uma entrada a alternar entre 1 e 0 (opção Combinatorial Design). Na simulação costuma-se utilizar mais frequentemente a opção Combinatorial Design (clock interno). Escolha a escala de tempos apropriada (por exemplo µs) e os tempos Check outputs e Assign inputs (por exemplo 1µs e Escola Superior de Tecnologia de Setúbal do Instituto Politécnico de Setúbal 23

24 100µs respectivamente). Irá ser aberta de seguida a janela correspondente ao ficheiro de teste criado, com a descrição temporal de todas as entradas e saídas do circuito desenhado anteriormente. Pressionando nas respectivas ondas, é possível alterar o estado lógico das entradas/saídas, de acordo com o pretendido pelo utilizador de modo a efectuar o teste ao circuito digital. Figura 27: Criação da onda temporal para a entrada E1. Grave de seguida este ficheiro, utilizando o botão Save Waveform ( ). Terá de fechar agora esta aplicação (HDL Bencher) para obter os resultados da simulação, ou seja, obter o correcto diagrama temporal da saída em função do da entrada já anteriormente preenchido Escola Superior de Tecnologia de Setúbal do Instituto Politécnico de Setúbal 24

25 De volta ao Project Navigator, seleccione dentro da janela Sources in Project o ficheiro de teste já criado (ex: ondas_teste.twb). Note-se que ao mesmo projecto poderão ser acrescentados vários esquemáticos, e a cada esquemático diversos ficheiros de teste. Figura 28: Janela Project Navigator já com um esquemático e um ficheiro de teste associados ao projecto. Para simular o projecto terá ainda de escolher previamente dentro da janela Processes for Source o campo ModelSim Simulator Simulate Behaviour Verilog Model, e ao pressionar aí com o botão direito do rato, deverá seleccionar de seguida a opção Properties e escolher no campo Simulate Run Time o valor: -all Escola Superior de Tecnologia de Setúbal do Instituto Politécnico de Setúbal 25

26 Figura 29: Opção Properties no campo Simulate Behaviour Verilog Model. Para finalmente obter o resultado da simulação temporal do circuito digital (do projecto), deverá seleccionar dentro da janela Processes for Source a opção Generate Expected Simulation Results. O HDL Bencher irá abrir novamente, mostrando agora os resultados da simulação, ou seja, o diagrama temporal da saída digital S1 em função da entrada digital E1 descrita no tempo. Como neste exemplo o circuito é apenas uma porta AND com uma das suas entradas ligada a VCC, a sua saída (S1) terá sempre o mesmo valor lógico da entrada restante (E1) Escola Superior de Tecnologia de Setúbal do Instituto Politécnico de Setúbal 26

27 Figura 30: Diagrama temporal da saída S1 em função da entrada E1. Para a elaboração do relatório convém ir copiando o resultado da simulação obtida. Para tal basta seleccionar com o rato em cima das colunas (Time) correspondentes aos intervalos de tempo pretendidos, e fazer Copy&Paste para um editor de texto (como por exemplo, a aplicação Word) Escola Superior de Tecnologia de Setúbal do Instituto Politécnico de Setúbal 27

28 Figura 31: Copia da zona temporal (a escuro). É ainda possível introduzir comentários no HDL Bencher, pressionando o botão esquerdo do rato na área disponível, de modo a criar a janela de comentário respectiva. A simulação poderá ainda ser efectuada através da verificação do estado lógico (temporal) esperado das suas saídas. Deste modo, introduzindo previamente valores lógicos ao diagrama temporal da saída digital S1 poderá à posteriori verificar-se se os seus valores correspondem efectivamente aos esperados. Pode-se constatar neste exemplo que no intervalo de tempo assinalado a vermelho, a simulação obtida para a saída S1 não correspondeu ao inicialmente previsto Escola Superior de Tecnologia de Setúbal do Instituto Politécnico de Setúbal 28

29 Figura 32: Saída digital S1 com erros num intervalo de tempo (assinalado a vermelho). Assumindo que a simulação já está correcta, ou seja, que o diagrama temporal de S1 contém os valores esperados, deve-se de seguida fechar o HDL Bencher e retornar ao Project Navigator. É importante referir também que o desenho de qualquer esquemático pode ser bastante simplificado, recorrendo à utilização de barramentos para os sinais digitais. O exemplo seguinte mostra a sua utilização (num novo circuito), contendo um descodificador de 2 entradas e 4 saídas (Decoder d2_4e), admitindo agora que fora previamente criado um novo projecto e um novo esquemático associado. Comece por desenhar na aplicação ECS um fio de ligação normal, seleccionando para tal o botão Add Wire ( ). Atribua a este um I/O Marker de entrada, designado por BUS_IN(1:0), que indicará que o barramento de entrada tem dois sinais (o BUS_IN(0) e o BUS_IN(1)). Note-se que o fio de ligação irá automaticamente ficar a cheio, indicando a existência de um barramento (bus) Escola Superior de Tecnologia de Setúbal do Instituto Politécnico de Setúbal 29

30 Figura 33: Desenho do Barramento BUS_IN(1:0). Utilize de seguida o botão Add Bus Tap ( ), devidamente orientado, para ligar os sinais pretendidos ao barramento BUS_IN(1:0), de acordo com a figura seguinte: Escola Superior de Tecnologia de Setúbal do Instituto Politécnico de Setúbal 30

31 Figura 34: Introdução de Bus Taps. Ligue agora as entradas A0 e A1 do descodificador ao barramento de entrada BUS_IN(1:0) através dos Bus Taps, identificando as ligações por, respectivamente, BUS_IN(0) e BUS_IN(1), conforme mostram as figuras seguintes: Escola Superior de Tecnologia de Setúbal do Instituto Politécnico de Setúbal 31

32 Figura 35: Identificação da ligação BUS_IN(0). Figura 36: Identificação da ligação BUS_IN(1) Escola Superior de Tecnologia de Setúbal do Instituto Politécnico de Setúbal 32

33 Repita o mesmo procedimento para o barramento de saída de quatro sinais BUS_OUT (3:0), que irá ligar às quatro saídas D0, D1, D2 e D3 do descodificador. Figura 37: Identificação da ligação BUS_OUT(3:0). Verifique se o circuito completo não contém erros e grave-o de seguida Escola Superior de Tecnologia de Setúbal do Instituto Politécnico de Setúbal 33

34 Figura 38: Esquemático completo do descodificador. Após criada uma nova onda Test Bench, irão aparecer automaticamente na janela de simulação os dois barramentos do esquemático. Crie uma sequência de teste para o barramento de entrada (por exemplo 00, 01, 10 e 11), grave o ficheiro, e feche o HDL Bencher. Figura 39: Diagrama temporal do barramento de entrada Escola Superior de Tecnologia de Setúbal do Instituto Politécnico de Setúbal 34

35 A figura seguinte mostra o resultado final da simulação obtida através da opção Generate Expected Simulation Results: Figura 40: Diagramas temporais finais dos barramentos. A sequência resultante do barramento de saída (assinalada a amarelo) é: 1, 2, 4 e 8, o que comprova que o descodificador funciona correctamente! Retorne agora ao projecto anterior referente ao circuito da porta AND de duas entradas, e ao Project Navigator: Escola Superior de Tecnologia de Setúbal do Instituto Politécnico de Setúbal 35

36 Figura 41: Project Navigator após a Simulação final do projecto, com a opção User Constraints Assign Package Pins. 3.3 Aplicação PACE: A etapa seguinte consiste na atribuição dos pinos físicos do dispositivo de lógica programável aos I/O Markers (entradas e saídas), referentes ao circuito do projecto da AND de duas entradas. Na janela Sources in Project seleccione com o botão esquerdo do rato o ficheiro esquemático, de extensão.sch. De seguida, na janela Processes for Source seleccione agora a opção User Constraints Assign Package Pins (Xilinx PACE). Fazendo duplo clique neste último campo irá fazer abrir a aplicação Xilinx PACE (Pinout and Area Constraints Editor). Seleccione a opção Sim para que o Project Navigator crie automaticamente um ficheiro de extensão.ucf (Implementation Constraint File) ao projecto criado Escola Superior de Tecnologia de Setúbal do Instituto Politécnico de Setúbal 36

37 Na janela Sources in Project verifique agora se esse ficheiro de extensão *.ucf se encontra já seleccionado, ou seleccione-o com o botão esquerdo do rato. Feche de seguida a janela Xilinx PACE, já que esta ainda não apresentará o dispositivo de lógica programável associado. Na janela Processes for Source mantenha a selecção na opção User Constraints Assign Package Pins (Xilinx PACE). Fazendo (de novo) duplo clique neste último campo, irá abrir novamente a aplicação Xilinx PACE, sendo agora já apresentado o diagrama dos pinos do dispositivo de lógica programável utilizado. Na aplicação PACE, no lado esquerdo da janela irão aparecer os sinais de entrada e de saída do circuito, e do lado direito irão surgir os pinos do dispositivo de lógica programável do projecto. Figura 42: Aplicação Xilinx PACE Escola Superior de Tecnologia de Setúbal do Instituto Politécnico de Setúbal 37

38 A atribuição dos pinos realiza-se arrastando com o rato os sinais E1 e S1 da janela da esquerda para os pinos desejados na janela da direita. As entradas e saídas poderão ser atribuídas a qualquer pino cuja designação seja I/O, exceptuando os pinos de alimentação, de massa (GND) e de programação JTAG. A atribuição dos pinos fará todo o sentido quando posteriormente se colocar o dispositivo de lógica programável numa placa de circuito impresso (PCB), ou se previamente se pretender colocá-lo numa BreadBoard com uma orientação e/ou localização específicas. Se esta atribuição não for efectuada o Project Navigator atribuirá automaticamente os pinos quando for executada a compilação final. Figura 43: Entrada E1 atribuída ao pino 4 e saída S1 atribuída ao pino 6. Na aplicação PACE deverá gravar agora o ficheiro de extensão.ucf respectivo. Fechando a seguir esta aplicação irá retornar-se de volta ao Project Navigator Escola Superior de Tecnologia de Setúbal do Instituto Politécnico de Setúbal 38

39 Se pretender traduzir o esquemático para uma linguagem de descrição de hardware (VHDL ou Verilog), bastará seleccionar no projecto (Sources in Project) o respectivo ficheiro de extensão.sch utilizado, e dentro da janela Processes for Source seleccionar a opção Design Entry Utilities View Verilog Functional Model ou View VHDL Functional Model. Figura 44: Ficheiro do modelo de descrição funcional (em Verilog). O ficheiro respectivo poderá então ser gravado. A utilização deste ficheiro irá revelar-se muito importante, principalmente se se quiser utilizar uma versão mais recente do ISE Foundation. Note-se que um esquemático desenhado numa versão ISE mais recente poderá não abrir correctamente na versão 6.1i. As linguagens VHDL e Verilog são universais, pelo que outras aplicações (que não o ISE da Xilinx) as podem à partida interpretar. No entanto o mesmo já não acontece com o ficheiro do esquemático respectivo Escola Superior de Tecnologia de Setúbal do Instituto Politécnico de Setúbal 39

40 Para programar o dispositivo (PLD) de lógica programável utilizado é necessário gerar o ficheiro de programação respectivo. Para tal deverá ainda antes ser compilado todo projecto feito até aqui, pressionando duas vezes na opção Generate Programming File, que se encontra dentro da janela Processes for Source. Note-se que o ficheiro de extensão.sch deverá estar previamente seleccionado na janela Sources in Project. Figura 45: Compilação final do projecto. A janela inferior indica-nos se existiram erros e alertas de compilação. A existirem, devem ser verificadas as suas causas prováveis e modificar-se novamente o esquemático. Pressionando o botão direito do rato na opção Generate Programming File poderá recompilar novamente todo o projecto (opção Rerun All). Quando a compilação for obtida com sucesso será automaticamente gerado um ficheiro JEDEC de programação, de extensão *.jed Escola Superior de Tecnologia de Setúbal do Instituto Politécnico de Setúbal 40

41 Convém visualizar também os resultados gerados no Fitter e no Timing Report, para o estudo posterior das características do dispositivo (PLD) utilizado. 3.4 Aplicação impact: Se a compilação final for efectuada com sucesso, ou seja, com a apresentação da mensagem Done: completed successfully e todos os campos assinalados com na janela Processes for Source, deverá gravar o projecto completo e seleccionar dentro da opção Generate Programming file ( ) a opção Configure Device (impact). Note-se que esta última operação só deverá ser realizada após ligar o dispositivo de lógica programável escolhido ao programador Xilinx JTAG, depois de ligar este último à porta paralela do PC e de o alimentar correctamente. Figura 46: Opção Configure Device (impact) Escola Superior de Tecnologia de Setúbal do Instituto Politécnico de Setúbal 41

42 Será então chamada a aplicação impact, conforme mostra a figura seguinte: Figura 47: Aplicação impact. Para programar o dispositivo, pressione com o botão direito do rato em cima do componente que surge na figura. Escolha de seguida a opção Program. Figura 48: Programação da CPLD Escola Superior de Tecnologia de Setúbal do Instituto Politécnico de Setúbal 42

43 Seleccione agora os campos Erase Before Programming e Verify (para limpar previamente o dispositivo e efectuar a verificação após a programação). Figura 49: Campos de escolha da programação da CPLD. Após a programação do dispositivo ficar concluída com sucesso (o que normalmente demora cerca de 10 a 15 segundos para uma CPLD Xilinx XC9536), deverá fechar a aplicação impact, desligar a alimentação do programador JTAG, e retirar de seguida o dispositivo de lógica programável. Nota: Não esquecer de gravar o projecto completo (botão ) antes de finalmente fechar o Project Navigator da aplicação ISE Escola Superior de Tecnologia de Setúbal do Instituto Politécnico de Setúbal 43

44 4. BIBLIOGRAFIA E LINKS: ISE User Guide, Xilinx. ISE Tuturial, Xilinx. ISE In-Depth Tuturial, Xilinx. ModelSim EE/SE Tuturial, Model Technology Incorporated. ModelSim User s Manual, Model Technology Incorporated. Introdução à aplicação ISE Foundation 4.2i da Xilinx, Rui Antunes. details.jsp?key=do-sim-vhdl-eth oduct=mxe+ii tails.jsp?sglobalnavpick=products&ssecondarynavpick=des ign+tools&key=ds-ise-webpack Escola Superior de Tecnologia de Setúbal do Instituto Politécnico de Setúbal 44

45 5. ANEXOS (Adaptadores DIL40/PLCC44 e DIL84/PLCC84) Escola Superior de Tecnologia de Setúbal do Instituto Politécnico de Setúbal 45

46 Adaptador DIL40/PLCC44 para a CPLD XC9536 da Xilinx: Escola Superior de Tecnologia de Setúbal do Instituto Politécnico de Setúbal 46

47 Adaptador DIL84/PLCC84 para a CPLD XC95108 da Xilinx: Escola Superior de Tecnologia de Setúbal do Instituto Politécnico de Setúbal 47