Lógica Reconfigurável

Transcrição

1 UNIVERSIDADE TECNOLÓGICA FEDERAL DO PARANÁ DEPARTAMENTO ACADÊMICO DE ELETROTÉCNICA CURSO DE ENGENHARIA INDUSTRIAL ELÉTRICA MESTRADO EM SISTEMAS DE ENERGIA Lógica Reconfigurável - amauriassef@utfpr.edu.br paginapessoal.utfpr.edu.br/amauriassef 1

2 Software ModelSim-Altera Software oficial da Intel para simulação de códigos de descrição de hardware (HDL) Quartus II *Netlist Arquivo VHDL Arquivo Test bench ModelSim Entrada de código: VHDL, Verilog ou AHDL Blocos BDF Geração de diagrama de forma de onda Verificação de funcionalidade do projeto *Netlist: Descrição do circuito no formato de texto 2

3 Criação de novo projeto no Quartus II para simulação no ModelSim 3

4 4

5 5

6 6

7 Habilitação da simulação no software ModelSim Menu Assignments -> Settings 7

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9 Selecionar mais a configuração da Netlist 9

10 Comando More EDA Netlist Writer Settings Habilitar a geração de netlist para simulação Escolher um diretório para a biblioteca de simulação Pressionar OK 10

11 Comando More NativeLink Settings Verificar se o diretório para a biblioteca de simulação está correto Pressionar OK 11

12 Pressionar OK 12

13 Exemplo: Projetar um contador de 32 endereços para leitura de uma senoide sintetizada em formado Q15 13

14 Criar o arquivo de inicialização de memória *.mif Utilizar os dados da senoide de referência para índice de modulação 0,9 (aula 6) Tabela_senoide = [16384; 19260; 22026; 24575; 26810; 28644; 30006; 30845; 31129; 30845; 30006; 28644; 26810; 24575; 22026; 19260; 16384; 13507; 10741; 8192; 5957; 4123; 2761; 1922; 1638; 1922; 2761; 4123; 5957; 8192; 10741; 13507] 14

15 Após a compilação é gerado o arquivo netlist de saída: *.vho Arquivo de entrada para simulação no ModelSim 15

16 Criação do arquivo testbench para simulação do projeto do Quartus II no ModelSim Selecionar o comando para criar o arquivo test bench Processing -> Start -> Start Test Bench Template Writer Será gerado um arquivo com o mesmo nome e extensão vht 16

17 17

18 Após a compilação é gerado o arquivo *.vht além do *.vho Arquivo de entrada para simulação no ModelSim: vht e vho 18

19 Abrir, editar e salvar o arquivo vht para incluir o sinal de entrada clock e aclr em VHDL: init : PROCESS -- variable declarations BEGIN -- code that executes only once aclr <= '1','0' after 10 ns; WAIT; END PROCESS init; always : PROCESS -- optional sensitivity list -- ( ) -- variable declarations BEGIN -- code executes for every event on sensitivity list clock <= '0','1' after 10 ns; wait for 20 ns; END PROCESS always; END teste_modelsim_arch; Não é preciso recompilar o projeto no Quartus II 19

20 Criação de projeto de simulação no ModelSim-Altera Iniciar o software ModelSim Altera Caso seja aberta a janela de boas-vindas, pressionar o botão Jumpstart 20

21 Criação de projeto de simulação no ModelSim-Altera Menus de atalho Bibliotecas Área de comandos de texto 21

22 Criar um novo projeto no diretório correto ou mudar de diretório para criar o novo projeto: File -> Change Directory Mudança de diretório Utilizar o mesmo diretório de criação do projeto no Quartus II 22

23 File -> New -> Project Mesmo diretório do projeto do Quartus II Nome da biblioteca do projeto. Geralmente work Na sequência é aberta uma janela para inclusão do arquivo netlist 23

24 Incluir o arquivo netlist pré-existente de saída do Quartus II Adicionar o arquivo ao projeto Adicionar os dois arquivos ao projeto: vho o vht 24

25 Arquivo netlist incluso com status indefinido, pois o projeto não foi compilado 25

26 Para compilar o projeto, pressionar o botão direto do mouse sobre o arquivo e selecionar a opção: Compile -> Compile Select ou Compile All Deve ser gerada uma mensagem de sucesso na compilação 26

27 Tela de sucesso na compilação 27

28 Simulação do projeto Simulate -> Start Simulation 28

29 Selecionar somente o arquivo de entrada _vhd_tst na pasta work e pressionar OK Serão abertas novas janelas com os objetos, processos, etc. Na janela Object selecionar as entradas e saída que serão adicionadas na simulação 29

30 30

31 Pressionar a tecla shift para selecionar vários ports Add to -> Wave -> Selected Signals 31

32 Tela de simulação com os sinais incluídos É possível rearranjar os sinais para a melhor posição. Obs: Normalmente saída para baixo. 32

33 Pressionar o ícone run para simular o projeto com passo de 100 ps 33

34 Ou digitar na área de transcrição o comando: run 10 us A partir desta tela é possível alterar as propriedades de cada sinal, como por exemplo: cor, altura, formato, etc. 34

35 Exemplo: Selecionar os sinais contador e senoide_ref com radix unsigned e formato analógico (automático) Também é possível exportar a imagem em formato bmp. 35

36 Dica: Utilizar o comando Save Format para salvar uma macro as configurações de simulação em um arquivo com extensão.do Para executar o arquivo macro.do acessar o menu: Tools-> Tcl-> Execute Macro -> *.do 36

37 Referências: Notas de aula do professor Volnei A. Pedroni PEDRONI, Volnei A. Circuit design and simulation with VHDL. MIT press, HAMBLEN, James O.; HALL, Tyson S.; FURMAN, Michael D. Rapid prototyping of digital systems: SOPC edition. Springer Science & Business Media, TOCCI, Ronald J.; WIDMER, Neal S.; MOSS, Gregory L. Sistemas digitais: princípios e aplicações. Prentice Hall,