DEPARTAMENTO DE ENGENHARIA ELECTROTÉCNICA E DE COMPUTADORES INSTITUTO SUPERIOR TÉCNICO UNIVERSIDADE TÉCNICA DE LISBOA SISTEMAS DIGITAIS

Transcrição

1 DEPARTAMENTO DE ENGENHARIA ELECTROTÉCNICA E DE COMPUTADORES INSTITUTO SUPERIOR TÉCNICO UNIVERSIDADE TÉCNICA DE LISBOA SISTEMAS DIGITAIS INTRODUÇÃO AO AMBIENTE DE PROJECTO DA XILINX ANTÓNIO GRILO, HORÁCIO NETO JANEIRO DE 2016

2 1. O Xilinx ISE Project Manager O Xilinx ISE Design Suite é um ambiente integrado de projecto de circuitos digitais. Inclui, entre outras ferramentas de projecto, um Editor de Esquemas, um Simulador Lógico e programas para mapeamento automático do circuito digital em dispositivos lógicos programáveis da família Xilinx. Nas secções que se seguem, são introduzidos exemplos básicos de utilização do Editor de Esquemas e do Simulador Lógico, assumindo uma instalação da versão gratuita Xilinx ISE WebPACK Para correr o Xilinx ISE Project Manager pressione o botão respectivo: 2. Instalação O Xilinx ISE WebPACK 14.7 pode ser instalado em MS Windows ou Linux. Estas instruções ilustram a instalação em MS Windows. O ficheiro de instalação pode ser obtido em: 1

3 Antes de descarregar o ficheiro de instalação, terá de responder a um questionário de quatro perguntas. Deverá responder da forma seguinte: 1) Student ISE required for classes 2) WebPACK 3) Spartan-3E/-3A/-3AN 4) This is the first time (da primeira vez) Em seguida deverá criar uma conta. Após a validação da conta e de entrar com o seu User ID e password, poderá descarregar o ficheiro de instalação. Após a instalação, abrir-se-á o Xilinx License Configuration Manager. Ser-lhe-á pedido para adquirir uma licença. Seleccione Get Free Vivado/ISE WebPack License e pressione o botão Next e, na janela que se abre, Connect Now. Será direccionado para a página da Xilinx. Introduza o User ID e password. Confirme os seus dados pressionando Next. Dirija-se à secção Activation Based Licenses e seleccione Vivado Design Suite: HL WebPack, Node-Locked License. Pressione Activate Node-Locked License. Será gerado um ficheiro de licença que deverá salvar no seu computador. Regresse ao Xilinx License Configuration Manager e, na secção Manage Licenses, pressione Load Licence e indique a localização do ficheiro de licença. A partir daqui poderá utilizar o Xilinx ISE WebPACK Por forma a configurar completamente o ambiente de desenvolvimento, deverá executar o ficheiro settings[32 64].bat localizado em [Drive]\Xilinx\14.7\ISE_DS". 3. Abrir um Novo Projecto No menu File seleccione New Project. 2

4 3

5 Entre o nome do projecto, a localização onde vai ser guardado e o tipo do modelo de topo como Schematic. Pressione Next. ou Escolha Spartan3E como Family, XC3S100E como Device, TQ144 (se placa Basys) ou CP132 (se placa Basys2) como Package, XST como Synthesis Tool e ISE Simulator como Simulator. 4

6 Pressione Next e depois Finish, o que irá criar o projecto. No lado esquerdo do editor e da barra de botões, pode ter acesso à janela de hierarquia do projecto seleccionando Design. Para adicionar um esquema ao projecto, pressione o botão direiro do rato no topo da hierarquia do projecto e seleccione New Source. Seleccione Schematic e indique o nome no ficheiro. 5

7 Pressione Next, e em seguida Finish para concluir. 4. O Editor de Esquemas Após a criação do esquema, este aparece aberto no editor de esquemas. Uma janela de opções à esquerda permite configurar o comportamento do editor relativamente à selecção de sinais ou alteração da posição de objectos (e.g., portas lógicas). 6

8 Nota: pode aumentar o tamanho da folha, clicando nesta com o botão direito do rato e escolhendo Object Properties. 5. Colocação de Componentes Clique no botão Add Symbol na barra à esquerda da janela do editor. Escolha um inversor, INV, uma porta OR de 3 entradas, OR3, e uma porta AND de 2 entradas, AND2. Pode seleccionar a(s) porta(s) directamente na lista de componentes, ou escrever o nome na linha inferior Symbol Name Filter da janela de símbolos (ver exemplo com INV). 7

9 Coloque as portas no circuito e use o botão para fazer zoom sobre o circuito. 8

10 6. Interligação de Componentes Passe a modo Add Wire, pressionando o respectivo botão. Para fazer uma ligação entre 2 pinos, pressione o botão esquerdo do rato em cima de um dos pinos, arraste a ligação para cima do segundo pino, e deixe de pressionar o botão esquerdo do rato. Para concretizar as entradas/saídas deixe as ligações respectivas em aberto num dos extremos. Para colocar os marcadores de entrada/saída, pressione o botão saídas do circuito para colocar os marcadores de entrada e de saída.. Clique nas entradas e nas Atribua nomes às entradas e saídas: para escolher uma indentificação para uma entrada/saída do circuito, use o modo de selecção, pressionne o botão direito do rato sobre o símbolo de 9

11 entrada/saída, seleccione a opção Rename Port e introduza o nome no campo respectivo na janela que se abre. Pode atribuir nomes aos sinais (mesmo aqueles que não estão ligados a entradas/saídas), faça-o seleccionando o botão e preenchendo o campo Name. Pode então utilizar o rato para seleccionar o sinal que pretende nomear. Note que todos os sinais que apresentem o mesmo nome serão considerados pelo Xilinx ISE como correspondendo ao mesmo sinal, partilhando portanto os valores lógicos. Isto pode ser útil para facilitar a organização do esquema, pois permite separar elementos que estão logicamente ligados. O esquema do circuito exemplo que vamos considerar é o seguinte: Após completar o esquema do circuito, salve e feche a janela do editor de esquemas. 10

12 7. Simulação Lógica Na hierarquia do projecto, seleccione o topo pressinando o botão direito do rato e seleccione Project->New Source. Seleccione VHDL Test Bench e preencha o nome do novo ficheiro. Pressione Next e seleccione o esquema que pretende testar. Pressione Next e na janela seguinte Finish. Será criado um ficheiro VHDL para configuração da simulação, o qual ficará aberto no editor de texto do Xilinx ISE. O ficheiro está pré-preenchido com a descrição do componente a testar, incluindo os seus sinais de entrada/saída, assim como os sinais correspondentes no módulo de teste. Para completar o ficheiro VHDL, há que especificar os valores lógicos que os sinais do módulo de teste deverão tomar ao longo do tempo de simulação. As zonas onde serão preenchidas a inicialização dos valores dos sinais do módulo de teste (quando necessária) e a especificação da sua evolução ao longo do tempo estão indicadas na figura seguinte. 11

13 A atribuição dos valores lógicos de inicialização dos sinais é feita através do operador :. Por outro lado, a evolução dos sinais ao longo do tempo é feita no interior de estruturas process, que definem procedimentos sequenciais cíclicos (semelhantes aos encontrados em linguagens de programação). É possível definir várias estruturas process que serão executadas em paralelo. Dentro de um process é possível definir a atribuição de valores lógicos a sinais através do operador. Tempos de espera podem ser definidos através de instruções wait. Isto é útil, por exemplo, para manter um ou mais sinais inalterados durante um determinado intervalo, para que se utilizará esta instrução sob a forma wait for. O exemplo que se segue gera todas as combinações CBN de valores dos sinais de entrada do circuito exemplo, mantendo cada combinação durante 25ns. Notar que o sinal IN3 foi considerado o sinal menos significatico, o qual altera o seu valor a cada 25ns. O sinal IN2 altera o seu valor de cada vez que o sinal IN3 volta ao valor inicial, o que faz com que o seu valor se altere a cada 50ns. De forma similar, o sinal IN1 altera o seu valor a cada 100ns. Ilustra-se também a inicialização dos sinais, embora neste caso não fosse necessária. 12

14 Por forma a verificar a sintaxe do ficheiro de teste VHDL, na janela Design, seleccione a vista Simulation. Na parte inferior da janela encontra-se a lista de processos que podem ser executados. A verificação da sintaxe do ficheiro VHDL de teste pode ser feita seleccionado o ficheiro na hierarquia do projecto e executando o processo Behavioral Check Syntax. Detalhes adicionais sobre descrição de circuitos e simulação em VHDL podem ser encontrados na apresentação Hardware 13

15 Description Language.pptx do Prof. Pedro Tomás. A especificação de simulações é abordada a partir do slide 70, constituindo a parte realmente relevante para os trabalhos de laboratório que vamos realizar. Depois de verificada a correcção do ficheiro VHDL, a simulação pode ser executada através da execução de Simulate Behavior Model na parte inferior da janela Design, assumindo que a vista corrente é Simulation, o que dará início à execução do simulador ISim. 14

16 Note o traço amarelo a marcar o fim da simulação. Devido à escala temporal da simulação, esta não é totalmente visível na janela, obrigando o utilizador a navegar utilizando o slider na parte inferior. No entanto, a escala pode ser alterada através dos botões de zoom:,, etc. Ao comprimir a escala, pode-se chegar à figura seguinte. 15

17 Pode também definir o tempo de simulação e repeti-la editando a caixa de diálogo e os botões no topo da janela:. 8. Criação de Símbolos Por forma a estruturar melhor um projecto, torna-se útil abstrair partes de um circuito em unidades funcionais mais simples que podem ser integradas em unidades funcionais mais complexas. Assim, o Xilinx ISE permite associar um símbolo a um circuito definido com base num esquema, desde que este tenha as suas entradas e saídas bem definidas. A partir daí, sempre que se necessitar desse circuito para construir um circuito mais complexo, basta introduzir o seu símbolo neste último. Poupa-se assim espaço e o esquema do circuito complexo fica muito mais legível. Para associar um símbolo a um esquema, vá ao menu Tools e seleccione a opção Symbol Wizard. Na janela resultante, seleccione Using schematic e indique o esquema cujo símbolo pretende criar. Pressione os botões Next e depois Finish. A partir daí, o símbolo estará disponível na biblioteca de símbolos para utilização noutros esquemas. 16

18 9. Arquivar o Projecto Pode arquivar o seu projecto num único ficheiro usando Project / Archive na janela de Projecto. Recomenda-se que guardem uma cópia de arquivo em disquete ou pen própria, visto que a área no disco rígido do computador do laboratório não está protegida. 17