Controlo por Fase Única de Conversores A/D de Baixa Tensão

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1 Controlo por Fase Única de Conversores A/D de Baixa Tensão A. Galhardo, J. Goes, B. Vaz, N. Palino ISEL DEEA Av. Emídio Navarro, nº Lisboa PORTUGAL galhardo@deea.isel.ipl.pt DEE/UNINOVA CRI Camps da Facldade de Ciências e Tecnologia 85 4 Monte da Caparica PORTUGAL jg@ninova.pt Este trabalho apresenta a aplicação de m controlo de fase única a m conversor concorrencial de baixa tensão. Com vista à validação da análise e conclsão teóricas, m conversor concorrencial de bit 4 MS/s foi projectado e simlado. Foi primeiramente simlado com m controlo clássico de 6 fases, e posteriormente com m esqema de fase única. Os resltados de simlação mostram qe as características globais são mantidas, apontando para qe o so de esqemas de fase única em conversores de baixa tensão seja ma solção qe redz a complexidade dos sistemas clássicos não sobrepostos. Introdção Os circitos de condensadores e amplificadores comtados são projectados recorrendo basicamente a dois sinais de controlo, e, o seja a das fases. Evitase assim qe os condensadores, nomeadamente os de amostragem, percam carga devido a eventais sitações de condção simltânea dos interrptores, controlandoos por e. Além disso, e para evitar perda de sinal devido à injecção de carga dos interrptores sitados à entrada dos amplificadores, é comm o so de sinais de controlo não sobrepostos com os primeiros, avançados no tempo, a e a []. Acrescentese ainda qe o so simltâneo de interrptores NMOS e PMOS força a aplicação de sinais complementares a,, a e a, pelo qe é vlgar a tilização de esqemas com seis o oito fases. Também é sal a sa tilizações em circitos de amplificadores comtados (SO) [][3], onde se encontram todos os interrptores ligados a fontes o nós com baixa impedância, como (~V SS ) o (~V DD ). Este trabalho descreve a tilização de esqemas de controlo de fase única em conversores concorrenciais de baixa tensão. A técnica explora a diferença e não sobreposição entre os valores das condtâncias dos transístores PMOS e NMOS qando operando em circitos de baixa tensão e controlados por sinais de relógio com transições rápidas, qe actalmente são possíveis nas tecnologias avançadas. Os resltados das simlações fazem prever qe não mais serão necessários esqemas complexos de controlo em larga gama de conversores A/D. As vantagens são diversas, não só o rído do sbstrato será minimizado, como a área e a complexidade, mantendose o sendo melhoradas as características dinâmicas, SFDR e THD. A nova técnica foi simlada nm conversor de bit 4 MS/s, alimentado nominalmente a.5v (± %), projectado em tecnologia CMOS de.8 µm, e os resltados obtidos comparados com os obtidos com o mesmo circito mas controlado por m esqema clássico de seis fases. Os resltados da análise FFT mostram qe com alimentação redzida o novo esqema proposto melhora a SFDR do circito em 6 db. Selecção da Arqitectra A arqitectra geral do conversor está apresentada na Figra e foi projectada e optimizada como referido em [4]. vin S/H x.5b 4 x.5b.5bit.5bit.5bit.5bit MDAC MDAC MDAC MDAC.5bit.5bit.5bit.5bit bit FLASH FLASH FLASH FLASH FLASH.5 bit.5 bit.5 bit.5 bit bit b Ot Correcção e sincronização Fig. : Arqitectra do conversor concorrencial de b.

2 O circito é composto por m amplificador S/H, segido de dois andares de.5bit e de 4 de.5bit cada, e por fim m qantificador paralelo (FLASH). Cada andar por sa vez é composto de m MDAC e por m qantificador. Utilizaramse andares iniciais de.5bit por ser a arqitectra mais indicada [5] para projectos com baixos valores de tensão de alimentação. A) Sampleandhold A Figra apresenta a implementação do circito S/H. Nm esqema clássico, qando a fase de amostragem a (avançada no tempo em relação a ) está activa, as entradas do amplificador SO são colocada a (~V SS ). Simltaneamente as saídas do amplificador estão no estado de alta impedância e colocadas a (~V DD ). Os sinais de entrada são amostrados nos condensadores nitários C S = C através de dois interrptores controlados por circitos amentadores (), e os condensadores de realimentação carregados a. Qando a fase de armazenamento está activa m terminal de C S é ligado a e a carga entretanto armazenada é transferida para. São sados valores de C = pf. v inn C S a v otp v otn C S a Fig. : Implementação do S/H. B) MDAC de.5b e.5b A Figra 3 apresenta a implementação do amplificador SO dos MDAC. De igal modo drante a fase de amostragem o sinal diferencial é amostrado em C S, e qer o condensador qer os 6 condensadores nitários C D(i) = C, são carregados a. ( M ) bit código V REFN V REFP b ( ) b ( ) V REFN V REFP b ( ) ( ) M b M C S D ( ) C a M D v otp C ( ) v inn C S C C D ( ) M D ( ) b ( ) b ( ) b M b ( ) ( ) M a v otn V REFP V REFN V REFP V REFN Fig. 3: Implementação dos MDACs. Drante a fase, o resído obtido na sbtracção entre o valor do sinal armazenado e o valor fornecido pela conversão D/A, efectada pelos condensadores C D(i), do código fornecido pelo qantificador, é armazenado nos condensadores. São sados valores de C = 5 ff nos MDACs de.5b, e valores de C = 3 C e C = C. A implementação dos MDACs de.5b sa apenas dois condensadores C D(i) = S F C = 5 ff em vez de seis. Os valores de C S e são calclados por C S = C e C = C. F

3 A Técnica da Fase Única A ideia da tilização de ma fase única proposta em [6] realizase controlando todos os interrptores do bloco tilizando apenas ma fase e a sa complementar n. De modo a exemplificar o fncionamento da técnica é apresentado na Figra 4 m circito amplificador diferencial. Somente metade do circito diferencial é apresentado, primeiramente tilizando seis sinais de controlo e segidamente a nova técnica com dois sinais, m complementar do otro. clk S gerador S de fases convencional n C S S 3 n n a a S 4 n S 5 v otp C S S 6 a v otp (a) a Bffers locais S S 3 n S 5 S 6 n S C S n v otp C S v otp Bffers locais n S 4 clk Fig. 4: Amplificador SO SampleandHold (S/H): (a) com os interrptores controlados por m conjnto convencional de seis fases; (b) com os interrptores controlados por fase única, e complementar n. (b) Assmase qe os interrptores S e S 3, PMOS e NMOS, controlados inicialmente por n e a são controlados apenas por, cja transição de tensão está representada na Figra 5. Drante o tempo de transição t =t d t i a condtância g n do interrptor NMOS decresce desde o se valor máximo g on até zero em t, qando o valor da tensão de porta seja inferior ao valor V thn. Enqanto isso o valor da condtância g p do interrptor PMOS amenta desde zero, em t qando o sinal de porta começa a ser inferior a V DD V thp, até ao valor máximo g op. VDD Vthp Vthn ti t t td Time Fig. 5: Transição do sinal de controlo dos interrptores NMOS e PMOS. O condensador C SI descarrega se as condtâncias dos dois interrptores não forem nlas. Essa descarga é fnção da resistência eqivalente da série das resistências dos dois interrptores, S e S 3, o seja do paralelo o soma das sa condtâncias.

4 A condtância total g TOT terá o máximo centrado entre t e t, e estenderseá por m tempo fnção do tempo de transição do sinal de controlo. O integral no tempo da condtância total Qv qantifica a descarga do condensador C SI, tendo as mesmas nidades de m condensador, C/V o F. Um cálclo simplificado da grandeza pode ser efectado com base na eqação seginte, tendose assmido qe V thn ~V thp ~V th e g on ~g op ~g o. Qv ( C / V ) [ g t ( V V ) ] o DD th () [ 6 V ( V V )] DD Na Figra 6 estão representadas em (a) as evolções das condtâncias dos dois interrptores, assim como a global, para m tempo de transição de 4ps. Em (b) estão representadas as mesmas grandezas, para os mesmos interrptores mas para m tempo de ps, e com g TOT ampliado dez vezes. DD th 5 5 g n g p g n g p Condtancia (ms) 5 Condtancia (ms) 5 g TOT g TOT x 3 4 Tempo (ps) 5 Tempo (ps) (a) (b) Fig. 6: Transição do sinal de controlo dos interrptores NMOS e PMOS: (a) tempo de descida de 4ps; (b) tempo de descida de ps. Na Figra 7 está representada a evolção de Qv em fnção do tempo de transição e da tensão de alimentação. A representação foi normalizada para a sitação de V DD =.8V e t =ns. Observase qe no so de tecnologias CMOS modernas, com redzidos valores de tempo de transição e de tensão de alimentação, a degradação do sinal devido a estarem simltaneamente em condção os dois interrptores pode ser negligenciada. 3 Qv.5 t (ns) V DD (V) Fig. 7: Evolção de Qv.

5 Como demonstrado em [6] o sinal amostrado é afectado pela perda da carga do condensador C SI aproximadamente por: ( Qv C ) Loss ( db) = log { e SI } () Existem várias vantagens no so de m esqema de fase única qando comparado com m esqema convencional. O gerador de sinais de controlo é redzido a dois inversores, como representado na Figra 4 (b), redzindo a complexidade do circito e da distribição dos sinais de controlo, e redzindo o rído. Resltados das Simlações O amplificador apresentado na Figra 4 (a) com os interrptores controlados por m esqema convencional de seis fases, sando C S = =. pf e C S =.4 pf, foi projectado e simlado em tecnologia CMOS de.8 µm, com V thn =.5 V e V thp =.5 V. O mesmo amplificador foi simlado em condições análogas, mas sendo apenas controlado pelos dois sinais e. Dois inversores CMOS de tamanho médio (Wp ~ 4 µm e Wn ~ 8 µm) foram tilizados no isolamento dos sinais de controlo, e, com tempos de sbida e descida da ordem de algmas centenas de picosegndos. Foi obtida a FFT dos resltados da simlação da saída diferencial do segndo bloco (v otp v otn ), sando V DD =.5 V, = V SS = V, = V DD e desvios de % no tamanho dos interrptores. A freqência de amostragem foi F S = 4 MS/s para ambos os geradores, e m sinal diferencial ( v inn ) de freqência f in =.3 MHz e amplitde A in = ± 5 mv foi aplicado às entradas diferenciais do amplificador. Usando o novo esqema a perda de sinal é inferior a.5 db (.mv, correspondendo a ma precisão de 3 bits) e a THD, dominada pela terceira harmónica, é mesmo melhorada de 93.8 db para 98.4 db. É certo qe para valores mais elevados de V DD até V, g TOT amenta, mas a THD mantémse redzida. Posteriormente m conversor concorrencial de b 4 MS/s foi projectado e simlado. A Figra 8 apresenta a FFT dos resltados da saída digital do conversor A/D, sando o esqema convencional e o novo esqema db SFDR db THD Fin (MHz) db SFDR 67.5 db THD Fin (MHz) AMPLITUDE (db) H H H3 AMPLITUDE (db) H H5 7. H FREQUÊNCIA DO SINAL DE ENTRADA (Hz) x FREQUÊNCIA DO SINAL DE ENTRADA (Hz) x 6 (a) (b) Fig. 8: FFT do sinal digital de saída: (a) esqema convencional; (b) novo esqema. Foram efectadas diversas simlações e obtidas as FFT da saída digital do conversor A/D. A Figra 9 apresenta a SFDR obtido em fnção de diferentes valores de V DD, de. V a.8 V (.5 V ± %), para ambos os esqemas. Pode ser observado qe para valores mais redzidos da tensão de alimentação o SFDR é melhorado em cerca de 6 db.

6 79 SFDR (db) Convencional 7.8 Fase Única V DD (V) Fig. 9: SFDR dos dois esqemas em fnção do valor de V DD. Conclsões Foi demonstrado neste trabalho qe a tilização de m esqema de fase única no controlo de conversores concorrenciais de baixa tensão pode ser efectada sem degradação das características dos mesmos. Foram apresentados e analisados resltados de simlações, tilizando m esqema convencional e tilizando o novo esqema. Os resltados obtidos pelas simlações de m conversor concorrencial completo, de bit 4 MS/s, mostram qe a integridade do sinal é mantida com o novo esqema, e qe a SFDR é melhorada para baixos valores da tensão de alimentação. Referências [] D. G. Haigh and B. Singh, "A Switching Scheme for SwitchedCapacitor Filters, Which Redces Effect of Parasitic Capacitances Associated with Control Terminals", Proc. IEEE Int. Symposim on Circits and Systems, Vol., pp , Jne 983. [] A. Baschirotto, Rinaldo Castello, A V.8MHz CMOS SwitchedOpamp Silter with RailtoRail Otpt Swing, Proc. International SolidState Circits Conference, pp. 5859, Feb [3] M. Steyaert, et. al., SwitchedOpamp, A Techniqe for Realising Fll CMOS SwitchedCapacitor Filters at Very Low Voltages, Proc. 9 th Eropean SolidState Circits Conference, pp. 788, Sep [4] B. Vaz, J. Goes, R. Piloto, J. Neto, R. Monteiro, N. Palino, A LowVoltage 3 mw bit 4MS/s Pipeline ADC in Digital CMOS for sensor Interfacing, Proc. IEEE International Symposim on Circits and Systems, May, 5. [5] B. Vaz, N. Palino, J. Goes, et. al., Design of lowvoltage CMOS pipelined ADC s sing picojole of energy per conversion, IEEE International Symposim on Circits and Systems, No., pp. 994, May. [6] J. Goes, B. Vaz, N. Palino, H. Pinto, R. Monteiro, A.S. Garção, SwitchedCapacitor Circits sing a SinglePhase Scheme, Proc. IEEE International Symposim on Circits and Systems, May,