ESTUDO E PROJETO DE UM CONVERSOR A/D DE 10-BITS 50 MS/S EM TECNOLOGIA CMOS (0.35 µm), PARA APLICAÇÕES EM RF*

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1 ESTUDO E PROJETO DE UM CONVERSOR A/D DE 10-BITS 50 MS/S EM TECNOLOGIA CMOS (0.35 µm), PARA APLICAÇÕES EM RF* Marcelo Fernandes Basilio, João Navarro Soares Júnior Laboratório de Sistemas Integráveis - Escola Politécnica - Universidade de São Paulo Avenida Professor Luciano Gualberto, Travessa 3, CEP São Paulo, Brasil mfbasil@lsi.usp.br, navarro@lsi.usp.br RESUMO É descrito neste artigo, as principais considerações a respeito do estudo e projeto de um conversor A/D de 10 bits 50 MS/s Pipeline projetado em tecnologia CMOS 0,35 µm. Tendo em vista sua aplicação em sistemas para digitalização de sinais em freqüência intermediária (IF), obtenção de um circuito de baixa potência de dissipação e necessidade de pequena área de integração, mostra-se um breve detalhamento do conversor adotado neste trabalho, e alguns dos seus principais circuitos internos. Simulações pré-layout de um dos blocos do circuito, comentários e conclusões são também apresentados. 1. INTRODUÇÃO Comunicações sem fio têm se tornado um dos fatores que mais incentivaram o desenvolvimento da eletrônica analógica durante a década passada. Diversos equipamentos são desenvolvidos para o uso diário, o que exige obviamente, uma boa relação entre preço, tamanho, performance e peso [1] [2]. Este conjunto de especificações leva à tona a necessidade de conversores A/D que sejam aptos a converter sinais amostrados diretamente da freqüência intermediária (IF). O processo de digitalização utilizando-se sinais na freqüência intermediária (IF) se torna um grande desafio para a concepção de conversores A/D. Primeiramente, a taxa de conversão necessita ser da ordem de 50 Msamples/s (MSPS) [3] [] [5] para a acomodação da freqüência de 20 MHz (baixo IF), entre outros fatores decisivos. * Este trabalho contou com o apoio financeiro do Conselho Nacional de Desenvolvimento Científico e Tecnológico (CNPq), e da Fundação de Amparo à Pesquisa do Estado de São Paulo (FAPESP), Brasil. Segundo, grande parte das tecnologias empregadas permite altas resoluções (acima de 6-bits) e altas velocidades, porém, com altos valores de consumo (em torno de 500 mw), sendo isto inaceitável para dispositivos portáteis. Na seção 2 é especificado brevemente o porquê da escolha da arquitetura Pipeline, para o conversor adotado neste projeto. A seção 3 mostra o desenvolvimento de parte dos estágios do conversor A/D e na seção são apresentados alguns resultados de blocos internos ao conversor Pipeline. Finalmente, na seção 5 são apresentadas as conclusões. 2. ESCOLHA DA ARQUITETURA 2.1. Arquitetura Pipeline Conversores A/D do tipo Pipeline fazem parte de um grupo de conversores A/D de subranging, mas com a diferença de possuírem, para cada estágio, um circuito sample and hold e amplificador. Tais conversores possuem a vantagem de fornecer altas resoluções com a necessidade de pouco hardware; como desvantagem, devem utilizar circuitos de amplificação, que se tornam fontes de dissipação de potência [6] [7] [8] [9]. Na escolha da arquitetura do conversor A/D, priorizouse em primeira instância a precisão e a taxa de amostragem de um possível conversor. Desta forma, estabelecidos os seus valores (precisão entre 8 e 10 bits, e taxa de amostragem em torno de 0 a 70 Msamples/s), iniciou-se a busca por um modelo de conversor A/D, o qual atendesse as devidas expectativas. Pelas ref. [8] [10] [11] [12] [13], constatou-se que uma das arquiteturas que mais correspondiam aos quesitos de 1

2 taxa de amostragem e precisão pré-estabelecidas, seria a arquitetura Pipeline, além do fato de proporcionar circuitos com área e dissipação de potência bastante reduzidas. 3. DESENVOLVIMENTO DOS ESTÁGIOS DO CONVERSOR A/D PIPELINE Tendo-se em vista um conversor com estágios simplificados, adotou-se inicialmente 9 estágios, sendo 8 destes, compostos por: 2 comparadores diferenciais, 1 circuito multiplexador, 2 latches, 1 amplificador e 3 pequenos circuitos de chaveamento capacitivo (1 para cada comparador e 1 para a realimentação do amplificador de estágio, sendo cada um destes, composto por capacitores). Estes estágios são responsáveis pela obtenção de 1 dos 3 estados binários: 00, 01 e 10. A implementação dos 8 primeiros estágios é demonstrada na figura 1, porém, verifica-se uma configuração não-diferencial, apenas para o intuito de simplificação do diagrama esquemático. Quanto ao último estágio, este é formado por 3 comparadores diferenciais, 3 latches, 1 porta XNOR, 1 porta NAND e 3 inversores, conforme demonstrado na figura 2. Vale ressaltar que novamente o circuito é verificado em configuração não-diferencial. Este estágio é, então, responsável pela obtenção de 1 dos estados binários: 00, 01, 10 e 11. O último estágio pode ser visualizado em meio à figura 2. A seguir, constatamos algumas das principais subdivisões de circuito, adotadas para cada estágio Sub-Conversor Analógico/Digital (Sub-CAD) Estes blocos são constituídos por dois circuitos simétricos, formados por um comparador diferencial, um latch e uma pequena rede de capacitores. O funcionamento deste circuito pode ser explicado da seguinte maneira: tendo em vista um circuito sub-cad diferencial, tensões de referência (Vref- e Vref+) devem ser adotadas pelo projetista, com o intuito de se estabelecer os limites de tensão entre os três estados binários (00, 01 e 10) a serem obtidos pelo sub-cad, conforme figura 3. Neste projeto, adotou-se os valores de 1,5 V e 2,5 V a Vref- e Vref+, respectivamente, estando o valor médio de tensão de referência (Vrefm) entre estes dois limites, posicionado em 2 V. Em seguida, aplica-se sinais diferenciais analógicos (Vi- e Vi+) em meio às entradas do circuito capacitivo, variando-se de 1V a 3V (vale ressaltar que Vi- possui a mesma magnitude que Vi+, porém é polarizado reversamente). O circuito de capacitores chaveados é utilizado para se obter valores de tensão para a operação de comparação, no valor de ± V R / (Note que V R é diferente de Vref+ ou Vref-), onde V R é obtido conforme a equação 1. V R = V + ref V refm = V V ref A tensão resultante (V R ) obtida através da equação 1 é então utilizada no estabelecimento dos valores das entradas diferenciais de cada comparador, através das equações 2 e VR Vin = Vi + (2) _ VR Vin = Vi (3) Com relação à tensão resultante, pode-se definir que V R / = ± 125 mv, o que gera as subdivisões encontradas na figura 3. Portanto, consideram-se as seguintes condições de conversão para estados binários: 00 Vin (Vrefm V R /) 01 (Vrefm V R /) Vin (Vrefm + V R /) 10 Vin (Vrefm + V R /) Os valores de Vrefm - V R / podem ser diferentes dos valores nominais (± 125 mv), todavia, esta variação não afeta a saída final do conversor devido à correção lógica adotada e descrita na seção 3.2. Na figura 3, também se verifica a localização dos limites de conversão, reais e ideais. Já se referindo ao último estágio, verifica-se que o circuito sub-cad possui um terceiro comparador acoplado a um circuito de capacitores chaveados, o qual é responsável pela obtenção de uma tensão para comparação, no valor de + V R /2. Sendo assim, para este estágio, consideram-se as seguintes condições de conversão para estados binários: 00 Vin (Vrefm V R /) 01 (Vrefm V R /) Vin (Vrefm + V R /) 10 (Vrefm + V R /) Vin (Vrefm + V R /2) 11 Vin (Vrefm + V R /2) Pode-se constatar na figura, os valores limiares de conversão para o último estágio. Utilizando-se em torno de 9 estágios, obtemos um total de 1 bits (1,5 bit para cada estágio inicial, e 2 bits para o último estágio), os quais passam posteriormente por um processo de correção digital, gerando 10 bits efetivos na saída do conversor A/D. refm (1) 2

3 Vale ressaltar que este tipo de conversor é diferente de qualquer outro tipo de conversor A/D, pois as saídas dos comparadores diferenciais não são processadas pelo bloco sub-cad. As saídas são processadas pelo bloco sub-conversor digital/analógico (sub-cda). Tal bloco é responsável pela saída digital do estágio, assim como da saída analógica a qual realimenta o circuito de amplificação de estágio Circuito de Correção Lógica Em conversores do tipo Pipeline é gerado um número maior de bits do que o necessário à saída do conversor. Neste trabalho, utiliza-se 8 estágios com resolução de 1,5 bit, e 1 estágio de 2 bits, o que gera um total de 1 bits. Esses bits necessitam passar por um circuito de correção digital para produzir os 10 bits finais. Vale ressaltar que isto é uma medida adotada para se evitar problemas relacionados principalmente ao offset dos comparadores que constituem o circuito sub-a/d. Baseado na Ref. [13], o circuito de correção lógica encontra-se localizado após o último estágio do conversor A/D Pipeline. Podemos entender o conceito de correção lógica, através da figura 5. As saídas de cada estágio são armazenadas em um registrador de nível até que o último estágio possa gerar uma saída. Os bits de dados provenientes dos estágios do conversor sofrem um procedimento de adição, utilizando-se uma metodologia de 1-bit de sobreposição. Com a adoção de portas lógicas, obtemos as seguintes operações matemáticas, exemplificadas pela figura 5 e pelas equações de 5-7. Z = D Y = B C X = A + B C Uma porta XOR realiza a operação da equação 5, e um circuito de carregamento de bit (carry-bit) executa a operação E/OU especificada pela equação 6. O circuito carry-bit pode ser visto na figura 6.. RESULTADOS DE SIMULAÇÕES.1. Circuito Gerador de Clock () (5) (6) Na figura 7 é demonstrada uma ilustração a respeito de como devem ser as relações de atraso entre o sinal de referência de relógio, de período T e tempos de subida tr e de descida tf. A duração de fases dependentes é uma função da propagação de atraso de várias portas do circuito gerador de clock. Figura 7: Diagrama de Atrasos do Gerador de Relógio. Alterando-se estes atrasos, pode ser customizado o período necessário para cada fase. ts1 é o ajuste de tempo do Amplificador Operacional para estágios que geram uma saída durante a fase Ø 1, já ts2 é voltado para estágios que utilizam a fase Ø 2. Tipicamente, os valores de ts1 e ts2 são projetados para serem praticamente iguais. tlag é tempo entre o sinal de relógio Ø 1 e o sinal de relógio Ø 1. Neste caso, vale ressaltar que Ø 1 é o clock regular, e Ø 1 encontra-se com menor atraso que Ø 1. O tlag é essencial para a redução da injeção de cargas dependentes de sinal em meio às placas inferiores do circuito de amostragem (sample and hold). Com relação ao tnov, este diz respeito ao intervalo de não-sobreposição durante o período em que nenhuma fase está ativa. Para uma operação adequada de circuitos de duas fase, esta não-sobreposição deve ser diferente de zero. Em conversores A/D Pipeline, este período é utilizado para que o sub-cad digitalize a amostra e selecione o nível D/A. Na tabela 1 verificamos as dependências dos intervalos de relógio. Note que t n representa o atraso de propagação para a porta n. ts1 ts2 tlag T/2 tr t2 t3 t Ø1 + t1 + tf T/2 tf t1 t2 t3 + t Ø1 + tr t + t5 tnov min(t2, t2 + t3 t5) Tabela 1: Intervalos do Gerador de Clock. Quanto ao resultado de simulação obtido, verificamos as saídas de onda do circuito gerador de relógio no gráfico 1, aplicando-se um sinal de relógio de entrada (clkin) com onda quadrada, freqüência de 50 MHz, vdd = 3,3 V e vss = 0 V. 3

4 5. CONCLUSÕES Este trabalho propõe-se a contribuir na pesquisa, simulação e projeto de um conversor A/D Pipeline, visando sua aplicação em circuitos receptores experimentais. Atualmente, após os devidos estudos relacionados às diversas arquiteturas possíveis para nossas aplicações e, conseqüente escolha e desenvolvimento dos blocos de circuitos internos ao conversor A/D proposto, estão sendo efetuadas constantes simulações e cálculos prévios para o desenvolvimento dos circuitos analógicos pretendidos para tal projeto. As dificuldades até então encontradas, baseiam-se principalmente na obtenção de circuitos analógicos em tecnologia CMOS, devido a fatores como valores de baixa transcondutância em transistores MOS caso comparados a transistores bipolares. Todavia, está sendo feito uma profunda análise voltada à concepção de transistores para esta finalidade. Associando-se diversos testes em simulações, aos cálculos ainda em desenvolvimento, leva-se em consideração diversos problemas, tais como descasamento de componentes, entre outros. Também vale ressaltar a obtenção de layouts que proporcionem baixas capacitâncias parasitárias.. 6. REFERÊNCIAS [1] Y. M. Lin, B. Kim and P. R. Gray, A 13-b 2.5-MHz Self-Calibrated Pipelined A/D Converter in 3-µm CMOS, IEEE J. Solid-State Circuits, vol. 26, pp , April [6] K. Y. Kim, A 10-bit, 100 MS/s Analog-to-Digital Converter in 1-µm CMOS, Doctoral Thesis, University of California, Los Angeles [7] D. W. Cline, Noise, Speed, and Power Trade-offs in Pipelined Analog to Digital Converters, Doctoral Thesis, University of California, Berkeley [8] C. S. G. Conroy, D. W. Cline and P. R. Gray, An 8-b 85-MS/s Parallel Pipeline A/D Converter in 1-µm CMOS, IEEE J. Solid-State Circuits, vol. 28, pp. 7-5, April [9] I. E. Opris, B. C. Wong and S. W. Chin, A Pipeline A/D Converter Architecture with Low DNL, IEEE J. Solid-State Circuits, vol. 35, pp , February [10] T. B. Cho, Low-Power and Low-Voltage Analogto-Digital Conversion Techniques using Pipelined Architectures, Doctoral Thesis, University of California, Berkeley [11] B. Razavi, Principles of Data Conversion System Design, ed. IEEE Press, pp , [12] A. M. Abo, Design for Reliability of Low-voltage, Switched-capacitor Circuits, Doctoral Thesis, University of California, Berkeley [13] K. Sockalingam, R. Thibodeau, 10-Bit 5 MHz Pipeline A/D Converter, Doctoral Thesis, University of Maine, Orono, [2] T. Matsuura, M. Hotta, K. Usui, E. Imaizumi and S. Ueda, A 95-mW, 10-b, 15-MHz Low-power CMOS ADC using Analog Double-Sampled Pipelining Scheme, Symposium on VLSI Circuits Digest of Technical Papers, pp , [3] H. Pan, M. Segami, M. Choi, J. Cao and A. A. Abidi, A 3.3-V 12-b 50-MS/s A/D Converter in 0.6-µm CMOS with over 80-dB SFDR, IEEE J. Solid-State Circuits, vol. 35, n. o 12, pp , December [] L. Sumanen, Pipeline Analog-to-Digital Converters for Wide-Band Wireless Communications, Doctoral Thesis, Helsinki University of Technology, Espoo [5] R. D. Singh, S. M. Shah and H. S. Deogun, A 10-b, 80 Msamples/s, 87 mw, Pipeline Analog to Digital Converter, University of Michigan, pp. 1-6.

5 Figura 1: Implementação de um dos oito estágios iniciais do conversor Pipeline. Figura 2: Implementação do último estágio do conversor Pipeline. Figura 3: Saídas do sub-cad (8 estágios iniciais). Figura : Saídas do sub-cad (último estágio). Figura 5: Análise Matemática do Processo de Correção Digital. Figura 5: Circuito Carry-bit. clkin Ø 2L Ø 2 Ø 1L Ø 1 Gráfico 1: Intervalos obtidos com a simulação. 5