Arquitectura de Computadores II. Execução de Instruções em Vários Ciclos Máquina

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1 Arqitectra de Comptadores II LESI - 3º Ano Eecção de Instrções em Vários Ciclos áqina João Lís Ferreira Sobral Departamento do Informática Universidade do inho Janeiro 22

2 Eecção mlti-ciclo Porqe não é tilizada a implementação single-cycle? Eemplo Em geral, a sa implementação é ineficiente, nnca tendo sido tilizada na implementação de processadores CPI=, mas a dração de cada ciclo (Tcc) deve ser igal ao tempo necessário para eectar a instrção mais demorada, ma vez qe é complea a implementação de ciclos de dimensão variável. Não permite partilha de nidades fncionais o qe leva à sa dplicação Tempos acesso às nidades fncionais: emória (Leitra o escrita) ALU Banco de registos 2 nanosegndos 2 nanosegndos nanosegndo istra de instrções do programa (gcc): 44% tipo R 24% load 2% stores 8% banch 2% jmp Qal a diferença entre ma implementação com ciclos de dração fia e ma implementação com ciclos de dração variável, a estritamente necessária? Tempo necessário para a eecção de cada tipo de instrção Tipo de Bsca da Leitra de Operação Acesso à Escrita em Instrção instrção registos na ALU emória registo Total Tipo R ns Load ns Store ns Branch ns Jmp 2 2 ns CPIciclofio = CPIciclovariável =. Dração do período do relógio (Tcc) na versão com o ciclo de relógio fio: Tccfio = dração da instrção mais longa = load = 8 ns Dração média do período de relógio na versão com dração variável do ciclo: Tccvar =,44 6 +,24 8 +,2 7 +,8 5 +,2 2 = 6,34 ns Ganho da versão com o ciclo de dração variável ganho = TeecFio/TeecVar = Tccfio/Tccvar = 8 / 6,34 =,26 Arqitectra de Comptadores II 2 João Lís Sobral 22

3 Eecção mlti-ciclo DP para sporte à eecção de instrções em vários ciclos A eecção das instrções é dividida em várias fases, correspondentes às operações a realizar em cada nidade fncional Em cada ciclo pode ser realizado, no máimo, m acesso à memória e m acesso ao banco de registos. Cada nidade fncional pode ser tilizada mais qe ma vez por instrção, mas em ciclos diferentes, o qe permite a jnção várias nidades fncionais. P C 4 a d d r e s s A d d m e m o r y 2 R e g i s t e r s S i g n e t e n d S h i f t l e f t 2 A d d A L U r e s l t Z e r o A L U A L U r e s l t A d d r e s s D a t a m e m o r y Uma só nidade para acesso às instrções e aos dados Uma só ALU, em vez de ma ALU e dois adders P C A d d r e s s e m o r y D a t a o r e m o r y Register # R e g i s t e r # R e g i s t e r s R e g i s t e r # Data A B A L U A L U O t Registos adicionais para permitir armazenar os resltados intermédios prodzidos por ma nidade e qe são necessários para fases posteriores de eecção da mesma instrção. Arqitectra de Comptadores II 3 João Lís Sobral 22

4 Eecção mlti-ciclo DP para sporte à eecção de instrções em vários ciclos Fnção dos registos adicionais: IR (registo de instrção) Instrção em eecção DR (registo de dados) Dados lidos da memória A e B Valores lidos do banco de registos ALUOt Valor calclado pela ALU Introdção de novos mltipleers o etensão dos eistentes: Os mltipleers das entradas da ALU devem permitir 4 fncionalidades (resltantes da jnção das 3 nidades do single-cycle):. PC PC + (Imm)<<2 3. A op B 4. A op Imm P C A d d r e s s e m o r y e m D a t a [ ] [ 2 6 ] [ 5 ] [ 5 ] e m o r y [ 5 ] 6 2 R e g i s t e r s 2 S i g n 32 e t e n d S h i f t l e f t 2 A B Z e r o A L U A L U r e s l t A L U O t O valor tilizado na nidade de memória como endereço de memória pode ser o PC (na bsca da instrção, ()) o a saída da ALU (em lw e sw (2)):. IR = em[pc] 2. DR = em[aluot] O valor a escrever no banco de registos pode vir da saída da ALU () o da memória (2):. Reg[] = ALUot 2. Reg[] = DR Arqitectra de Comptadores II 4 João Lís Sobral 22

5 Eecção mlti-ciclo Sinais de controlo Sinais também eistentes no DP single-cycle: emread, emwrite, RegDst, emtoreg, ALUop Novos sinais o alteração de eistentes: IorD IRWrite ALUsrcA ALUsrcB selecciona a tilização de PC o de ALUOt como endereço de memória Escrita no registo IR selecciona PC o A como primeira entrada da ALU selecciona B, 4, Imm o Imm<<2 como segnda entrada da ALU I o r D e m e m I R R e g D s t R e g A L U S r c A P C A d d r e s s e m o r y e m D a t a [ ] [ 2 6 ] [ 5 ] [ 5 ] e m o r y [ 5 ] 2 R e g i s t e r s 2 6 S i g n 32 e t e n d S h i f t l e f t 2 A B A L U c o n t r o l Z e r o A L U A L U r e s l t A L U O t [ 5 ] e m t o R e g A L U S r c B A L U O p Novos sinais para sporte a saltos (beq e j, ver fig. seginte): PCWrite Escrita incondicional do valor do PC (PC = PC + 4 e Jmp) PCWriteCond Escrita no PC condicionada pelo resltado da operação da ALU (beq) PCSorce Novo valor do PC Arqitectra de Comptadores II 5 João Lís Sobral 22

6 Eecção mlti-ciclo Sinais de controlo Sporte a saltos (beq e j) origina 3 fontes possíveis para o PC:. Saída da ALU (cálclo de PC + 4) 2. ALUOt (PC + Imm<<2) 3. PC[3-28] + (IR[25-]<<2) P C A d d r e s s e m o r y e m D a t a [ ] [ 2 6 ] [ 5 ] [ 5 ] e m o r y P C C o n d P C A L U O p I o r D O t p t s A L U S r c B e m e m C o n t r o l A L U S r c A R e g e m t o R e g I R O p [ 5 ] [ 5 ] P C S o r c e R e g D s t [ 25 ] S h i f t l e f t 2 [ 3-26 ] P C [ 3-28 ] 2 R e g i s t e r s 2 6 S i g n 32 e t e n d S h i f t l e f t 2 A B A L U c o n t r o l Z e r o A L U A L U r e s l t J m p a d d r e s s [ 3 - ] A L U O t 2 [ 5 ] Resmo dos Sinais de Controlo Sinal Efeito qando inactivo () Efeito qando activo () RegDst RegWrite ALUSrcA emread emwrite emtoreg IRWrite PCWrite PCWriteCond O registo destino provém do campo rt (I[2-6]) nenhm O primeira entrada da ALU é o valor do PC nenhm nenhm Os dados a escrever nm registo provêm de ALUOt nenhm nenhm nenhm O registo destino provém do campo rd (I[5-]) O valor em Write data é escrito no registo indicado em Write register O primeira entrada da ALU é o valor do registo A O endereço de memória é lido para DR (emory data register) Os dados em Write data são escritos no endereço de memória Os dados a escrever nm registo de DR O valor de saída da memória é colocado no IR (Instrction register) O PC é escrito com o valor indicado por PCSorce O PC é escrito se o sinal Zero da ALU também se encontrar activo Arqitectra de Comptadores II 6 João Lís Sobral 22

7 Eecção mlti-ciclo Resmo dos Sinais de Controlo (continação) Sinal Valor Efeito A ALU efecta ma adição ALUop ALUSrcB PCSorce A ALU efecta ma sbtracção O campo Fnct da instrção determina a operação a realizar pela ALU A segnda entrada da ALU provém do registo B A segnda entrada da ALU é 4 A segnda entrada da ALU são os bits IR[5-] estendidos com sinal para 32 bits A segnda entrada da ALU são os bits IR[5-] estendidos com sinal para 32 bits e mltiplicados por 4 (shift left 2) O valor enviado para o PC é a saída da ALU (PC + 4) O valor enviado para o PC é conteúdo de ALUOt (destino do salto) O valor enviado para o PC é IR[26-)<<2 + (PC+4)[3-28] Fases de eecção das instrções As várias fases de eecção devem ter ma carga balanceada, ma vez qe a dração de m ciclo de relógio é fia e igal à fase mais longa Em cada fase de eecção de ma instrção cada nidade fncional apenas pode ser tilizada ma vez Em cada fase podem ser tilizadas simltaneamente várias nidades fncionais No fim de cada fase os valores são escritos em registos (internos o visíveis ao programador) O novo valor de cada registo só é visível no ciclo de relógio seginte Arqitectra de Comptadores II 7 João Lís Sobral 22

8 Eecção mlti-ciclo Fases de Eecção das Instrções (continação). Bsca da instrção IR = em[pc] PC = PC + 4 IorD=; emread=; IRWrite= ALUSrcA=; ALUSrcB=; ALUOp=; PCWrite; PCSorce= 2. Descodificação da instrção e selecção dos registos e cálclo do end. salto A = Reg[IR[25-2]] B = Reg[IR[2-6]] ALUOt = PC+et(IR[5-])<<2 ALUSrcA=; ALUSrcB=; ALUOp= 3. Eecção da operação a) Acesso à memória ALUOt = A + et(ir[5-]) ALUSrcA=; ALUSrcB=; ALUOp= b) Aritmética e lógica (Tipo R) ALUOt = A op B ALUSrcA=; ALUSrcB=; ALUOp= c) Salto condicional (beq) se (A==B) PC =ALUOt d) Salto (j) ALUSrcA=; ALUSrcB=; ALUOp=; PCWriteCond; PCSorce= PC = (PC+4)[3-28] + IR[25-]<<2 PCSorce=; PCWrite 4. Acesso à memória o tipo R a) Leitra DR = em[aluot] emread; IorD=; b) Escrita em[aluot]=b emwrite; IorD=; c) Tipo-R Reg[IR[5-]]=ALUOt emtoreg=; RegWrite; RegDst= 5. Completar o acesso à memória (só lw) Reg[IR[2-6]] = DR emtoreg=; RegWrite; RegDst= Arqitectra de Comptadores II 8 João Lís Sobral 22

9 Eecção mlti-ciclo Especificação da Unidade de Controlo através de m áqina de Estados Finitos (FS) A nidade de controlo do DP single-cycle pode ser especificada através de ma fnção do tipo: Saídas = f(entradas) Sinais de controlo = f(opcode) A nidade de controlo para ma eecção mlti-ciclo é mais complea porqe as instrções são eectadas em vários ciclos: Sinais de controlo + estado seginte = f(opcode + estado) Visão global da máqina de estados S t a r t f e t c h / d e c o d e a n d f e t c h ( F i g r e ) e m o r y a c c e s s i n s t r c t i o n s ( F i g r e ) R - t y p e i n s t r c t i o n s ( F i g r e ) B r a n c h i n s t r c t i o n ( F i g r e 5. 4 ) J m p i n s t r c t i o n ( F i g r e 5. 4 ) Análise detalhada da FS da nidade de controlo S t a r t f e t c h e m A L U S r c A = I o r D = I R A L U S r c B = A L U O p = P C P C S o r c e = d e c o d e / R e g i s t e r f e t c h A L U S r c A = A L U S r c B = A L U O p = (Op= LW ) or (Op= SW ) (Op=Tipo R) (Op= BEQ ) (Op= JP ) e m o r y r e f e r e n c e F S ( F i g r e ) R - t y p e F S ( F i g r e ) B r a n c h F S ( F i g r e 5. 4 ) J m p F S ( F i g r e 5. 4 ). Bsca da instrção (estado ) 2. Descodificação e selecção dos registos e cálclo do endereço de salto Arqitectra de Comptadores II 9 João Lís Sobral 22

10 Eecção mlti-ciclo áqina de Estados da Unidade de Controlo (continação) F r o m s t a t e ( O p = ' L W ' ) o r ( O p = ' S W ' ) F r o m s t a t e ( O p = R - t y p e ) 2 e m o r y a d d r e s s c o m p t a t i o n 6 E e c t i o n A L U S r c A = A L U S r c B = A L U O p = A L U S r c A = A L U S r c B = A L U O p = 3 (Op= LW ) e m I o r D = e m o r y a c c e s s (Op= SW ) 5 e m I o r D = e m o r y a c c e s s 7 R e g D s t = R e g e m t o R e g = R - t y p e c o m p l e t i o n 4 R e g e m t o R e g = R e g D s t = - b a c k s t e p T o s t a t e ( F i g r e ) T o s t a t e ( F i g r e ) Tipo R 3. Eecção da operação (est. 6) 4. Escrita em registo (estado 7) LW e SW 3. Cálclo do endereço de memória (estado 2) 4. Acesso à memória (LW leitra estado 3) (SW escrita estado 5) 5. Escrita do valor em registo (LW estado 4) 8 F r o m s t a t e ( O p = ' B E Q ' ) A L U S r c A = A L U S r c B = A L U O p = P C C o n d P C S o r c e = B r a n c h c o m p l e t i o n 9 F r o m s t a t e ( O p = ' J ' ) P C P C S o r c e = J m p c o m p l e t i o n T o s t a t e ( F i g r e ) T o s t a t e ( F i g r e ) BEQ e J 3. Eecção do salto (beq, condicional - estado 8)(j, incondicional, estado 9) Arqitectra de Comptadores II João Lís Sobral 22

11 Eecção mlti-ciclo áqina de Estados da Unidade de Controlo (continação) Diagrama completo Eemplo do cálclo do CPI na versão mlti-ciclo Lw: 5 ciclos Sw: 4 ciclos Tipo R: 4 ciclos Beq: 3 ciclos J: 3 ciclos i 22% load % store 49% tipo R 6% beq 2% j CPI =,225 +,4 +,494 +,63 +,23 = 4,4 Arqitectra de Comptadores II João Lís Sobral 22

12 Eecção mlti-ciclo Implementação da Unidade de Controlo A nidade de controlo necessita do estado actal para prodzir os sinais de controlo adeqados e calclar o próimo estado São necessários 4 bits para representar o estado, ma vez qe eistem estados diferentes P C Entradas O p 5 O p 4 O p 3 O p 2 O p O p S 3 S 2 S S Lógica de controlo P C C o n d I o r D e m e m I R e m t o R e g P C S o r c e A L U O p A L U S r c B A L U S r c A R e g R e g D s t N S 3 N S 2 N S N S Saídas Registo de estado Saída Estado actal Opcode PCWrite state + state9 PCWriteCond state8 IorD state3 + state5 emread state + state3 emwrite state5 IRWrite state emtoreg state4 PCSorce state9 PCSorce state8 ALUOp state6 ALUOp state8 ALUSrcB state + state2 ALUSrcB state + state ALUSrcA state2 + state6 + state8 RegWrite state4 + state7 RegDst state7 NetState state4 + state5 + state8 + state9 NetState state NetState2 state (Op= lw )+(Op= sw) NetState3 state2 (Op= lw ) NetState4 state3 NetState5 state2 (Op= sw ) Arqitectra de Comptadores II 2 João Lís Sobral 22

13 Eecção mlti-ciclo Implementação da Unidade de Controlo com PLA Op5 Op4 Op3 Op2 Op Op S3 S2 S S PCWrite PCWriteCond IorD emread emwrite IRWrite emtoreg PCSorce PCSorce ALUOp ALUOp ALUSrcB ALUSrcB ALUSrcA RegWrite RegDst NS3 NS2 NS NS Limitações da Implementação da Unidade de Controlo com ma FS Os diagramas de estados de arqitectras reais são bastante mais compleos (IPS contém cerca de instrções com a 2 ciclos) Os diagramas de estados apenas são úteis para m número redzido de estados Solção: tilizar microinstrções qe especificam os sinais de controlo a activar em cada estado Arqitectra de Comptadores II 3 João Lís Sobral 22

14 Eecção mlti-ciclo Implementação da Unidade de Controlo com icroprogramação Um micro-programa é constitído com m conjnto de micro-instrções Cada micro-instrção especifica os sinais de controlo activos e o próimo estado, de forma simbólica As micro-instrções, tal como as instrções máqina contêm vários campos, podendo cada campo agrpar vários de sinais de controlo ALU Control Eemplo de m formato de micro-instrção SRC Add PC Sbt A Fnc code SRC2 B 4 Etend Et.shft. Register Control Read Write ALU Write DR emory Read PC Read ALU Write ALU PCWrite Control ALU ALUOt Cnd. Jmp Seqencing Seq Fetch Dispatch Dispatch2 Nome do Campo ALU Control SRC SRC2 Register Control emory PCWrite Control Segencing Valor do Campo Saídas Activas Descrição Add ALUOp= A ALU efecta ma adição Sbt ALUOp= A ALU efecta m sbtracção Fnc code ALUOp= O campo fnct indica a operação PC ALUSrcA= A primeira entrada da ALU é PC A ALUSrcA= A primeira entrada da ALU é o registo A B ALUSrcB= A segnda entrada da ALU é B 4 ALUSrcB= A segnda entrada da ALU é 4 Etend ALUSrcB= A segnda entrada da ALU é et.(imm6) Et.shft ALUSrcB= A segnda entrada da ALU é et.(imm6)<<2 Read Os registos indicados nos campos rs e rt são lidos para A e B Write ALU Write DR RegWrite RegDst= emtoreg= RegWrite RegDst= emtoreg= Escreve o valor de ALUOt no registo indicado no campo da instrção rd Escreve o valor de DR no registo indicado no campo da instrção rt Read PC emread Ler o conteúdo da memória indicado por PC IorD=, IRWrite para o IR Read ALU emread, Ler o conteúdo da memória indicado por IorD= ALUOt para o DR Write ALU emwrite, Escreve no conteúdo da memória indicado IorD= por ALUOt o valor do registo B ALU PCSorce=, Escreve o conteúdo da saída da ALU no PC PCWrite ALUOt cond PCSorce=, Se zero estiver activo, escreve no PC PCWrite Cond conteúdo de ALUot Jmp address PCSorce=, Escreve no PC o endereço de salto indicado PCWrite na instrção Seq AddrCtl= Escolhe a próima microinstrção seq. Fetch AddCtl= Vai para a primeira micro-instrção Dispatch AddCtl= Dispatch tilizando a RO Arqitectra de Comptadores II 4 João Lís Sobral 22

15 Eecção mlti-ciclo Implementação da Unidade de Controlo com icroprogramação icro-programa completo Etiqeta ALU control SRC SRC2 Register PCWrite Seqen- emory control control cing Fetch Add PC 4 Read PC ALU Seq Add PC Etshft Read Dispatch em Add A Etend Dispatch 2 Lw2 Read ALU Seq Write DR Fetch Sw2 Write ALU Fetch Tipo-R Fnc code A B Seq Write ALU Fecth Beq Sbt A B ALUOt-con Fetch Jmp Jmp Fetch Implementação do micro-programa com ma RO i c r o c o d e s t o r a g e O t p t s D a t a p a t h c o n t r o l o t p t s I n p t A d d e r i c r o p r o g r a m c o n t e r A d d r e s s s e l e c t l o g i c S e q e n c i n g c o n t r o l I n p t s f r o m i n s t r c t i o n o p c o d e f i e l d Alternativas para a implementação mlti-ciclo I n i t i a l r e p r e s e n t a t i o n F i n i t e s t a t e d i a g r a m i c r o p r o g r a m S e q e n c i n g c o n t r o l E p l i c i t n e t s t a t e f n c t i o n i c r o p r o g r a m c o n t e r + d i s p a t c h R O S L o g i c r e p r e s e n t a t i o n L o g i c e q a t i o n s T r t h t a b l e s I m p l e m e n t a t i o n t e c h n i q e P r o g r a m m a b l e l o g i c a r r a y o n l y m e m o r y Arqitectra de Comptadores II 5 João Lís Sobral 22

16 Eecção mlti-ciclo Tratamento de Ecepções Ecepções eventos inesperados qe ocorrem no processador (e. overflow) As interrpções são ecepções provocadas eternamente (i.e. de periféricos) Tratamento de ecepções em IPS:. O endereço da instrção em eecção é colocado em EPC 2. O processador salta para ma posição de memória pré-definida 3. A casa da ecepção é indicada nm registo de casa. DP para sporte a ecepções de overflow e instrção indefinida Novos registos e sinais de controlo CaseWrite Escrita no registo de casa EPCWrite Escrita no registo EPC IntCase selecciona a casa da ecepção Novo endereço de salto PCSorce= Força a eecção da instrção no endereço C P C C o n d P C I o r D e m e m e m t o R e g I R O t p t s C o n t r o l O p [ 5 ] C a s e I n t C a s e E P C P C S o r c e A L U O p A L U S r c B A L U S r c A R e g R e g D s t P C A d d r e s s e m o r y e m D a t a [ 25 ] S h i f t l e f t 2 [ 3-26 ] P C [ 3-28 ] [ ] [ 2 6 ] [ 5 ] [ 5 ] e m o r y [ 5 ] 2 R e g i s t e r s 2 6 S i g n 32 e t e n d S h i f t l e f t 2 A B A L U c o n t r o l Z e r o A L U A L U r e s l t J m p a d d r e s s [ 3 - ] C O 3 A L U O t 2 E P C C a s e [ 5 ] Como identificar as ecepções:. Instrção não definida o opcode (IR[3-25]) não é conhecido 2. Overflow Reqer ma saída da ALU para a nidade de controlo Arqitectra de Comptadores II 6 João Lís Sobral 22

17 Eecção mlti-ciclo Tratamento de Ecepções Novos estados I n t C a s e = C a s e A L U S r c A = A L U S r c B = A L U O p = E P C P C PC S o r c e = I n t C a s e = C a s e A L U S r c A = A L U S r c B = A L U O p = E P C P C P C S o r c e = T o s t a t e t o b e g i n n e t i n s t r c t i o n Diagrama de estados completo, inclindo o sporte a ecepções e m o r y a d d r e s s c o m p t a t i o n 2 A L U S r c A = A L U S r c B = A L U O p = S t a r t f e t c h e m A L U S r c A = I o r D = I R A L U S r c B = A L U O p = P C P C S o r c e = B r a n c h E e c t i o n c o m p l e t i o n ( O p = ' L W ') o r ( O p = ' S W ') ( O p = R - t y p e ) 6 A L U S r c A = A L U S r c B = A L U O p = 8 A L U S r c A = A L U S r c B = A L U O p = P C C o n d P C S o r c e = ( O p = ' B E Q ' ) d e c o d e / R e g i s t e r f e t c h 9 A L U S r c A = A L U S r c B = A L U O p = = J ') p O ( ( O p = o t h e J m p r ) c o m p l e t i o n P C P C S o r c e = 3 W ') L ' = p O ( e m I o r D = ( O p = ' S W e m o r y ') a c c e s s 5 e m I o r D = e m o r y a c c e s s R - t y p e c o m p l e t i o n I n t C a s e = 7 C a s e R e g D s t = A L U S r c A = R e g O v e r f l o w A L U S r c B = e m t o R e g = A L U O p = E P C P C P C S o r c e = I n t C a s e = C a s e A L U S r c A = A L U S r c B = A L U O p = E P C P C P C S o r c e = 4 - b a c k s t e p O v e r f l o w R e g e m t o R e g = R e g D s t = Arqitectra de Comptadores II 7 João Lís Sobral 22

18 Bibliografia Secções 5.3, 5.4, 5.5, 5.6, 5.7, 5.8, 5.9, C3 de Compter Organization and Design: the hardware/software interface, D. Patterson and J. Hennessy, organ Kafmann, 2ª edição, 998. Arqitectra de Comptadores II 8 João Lís Sobral 22