5. O Processador Datapath e Unidade de Controle

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1 5. O Processador Datapath e Unidade de Controle Datapath Componente do processador qe realiza operações aritméticas Controle Componente do processador qe comanda o path, memória e dispositivos de E/S de acodo com as instrções de m programa Independente da classe da instrção, as das primeiras etapas para sa eecção são as mesmas: Enviar o PC para a memória e bscar ao instrção Ler m o dois registradores (sando o campo da instrção, para selecionar os registradores a serem lidos) Os passos segintes dependem da classe da instrção (referência à memória, lógica-aritmética e desvios) estes passos são bastantes semelhantes e independem do opcode Por eemplo, todas as instrções, independente da classe tilizam a ULA após a leitra de m registrador. Para ma instrção de referência à memória, tiliza para cálclo do endereço, lógica-aritmética para eecção e desvios para comparação Após a tilização da ULA, os passos são diferentes para as diferentes classes. ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 2

2 Figra 5. - Implementação do IPS visão em alto nível Data Register # PC Address Registers Register # Register # Address Data Data Revisão/Convenções adotadas Sinal lógico alto asserted Sinal qe pode ser logicamente alto - assert Elementos combinacionais Eemplo: ULA Elementos de estado Eemplo: Registradores e emória Sinal de Clock sado para determinar qando se pode escrever em m elemento de estado. A leitra pode ser a qalqer momento etodologia de sincronização sincroniza o elemento de estado para a permissão de leitra e de escrita Porqe é necessário? ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 3

3 Figra 5.2 Lógica combinacional, elemento de estados e clock( sensível à sbida). State element Combinational logic State element 2 Clock cycle Figra 5.3 A metodologia edge-triggered permite a m elemento de estado ler e escrever no mesmo período de clock. State element Combinational logic ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 4

4 Datapath OBS.: Primeiro implementaremos m Datapath tilizando apenas m clock com ciclo grande. Cada instrção começa a ser eectada em ma transição e acaba na próima transição do clock na prática isto não é factível, pois temos instrções de diferentes classes e portanto de diferentes números de ciclos de clock Para constrir m Datapath: Um lgar para armazenar as instrções do programa emória de instrções Um lgar para armazenar o endereço da instrção a ser lida na memóia Program Conter - PC Somador para incrementar o PC para qe ele aponte para a próima instrção Figra 5.4 Elementos necessários a armazenar e acessar informações mais m somador para calclar o endereço do próimo estado. address PC Add Sm a. b. Program conter c. Adder ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 5

5 Figra 5.5 Parte do path para fetch e incremento de PC Add 4 PC address Instrções R-type Instrções aritméticas e lógicas add, sb, slt Estrtra de registradores (32) chamada de file qe é m conjnto de registradores qe podem ser acessados (lidos o escritos) especificando se número. Nele se encontra o registrador de estado da máqina Instrções de formato R tem 3 operandos registradores (add $t,$t2,$t3) necessidade de ler 2 dados do file e escrever m dado nele, para cada instrção Para ler m dado do file é preciso de ma entrada (número do do registrador) e ma saída (o dado lido) Para escrever m dado no file, são necessárias das entradas: o número do registrador e o dado a ser escrito Para escrever sinal de controle (Reg) A ULA é controlada por m sinal de controle ( control) ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 6

6 Figra 5.6 Elementos necessários para a implementação de operações da ULA, de instrções do tipo-r. Register nmbers Data Registers 2 Data control Zero reslt Reg a. Registers b. Figra 5.7 O path para instrções do tipo R 2 Registers 2 Reg 3 operation Zero reslt ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 7

7 Instrções LOAD e STORE lw $t,offset_vale($t2) e sw $t,offset_vale,($t2) Endereço de memória = vale_offset + $t2 Vale_offset offset sinalizado de 6 bits É preciso de m file e ma ULA Unidade qe transforme valor de 6 bits sinalizado em m valor de 32 bits Unidade de memória de dados com controle de leitra (em) e escrita (em) Figra 5.8 Unidades para implementação de lw e sw em Address Data 6 Sign 32 etend em a. Data nit b. Sign-etension nit ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 8

8 Figra 5.9 Datapath para instrções lw e sw. 2 Registers Reg 2 3 operation Zero reslt Address em Data 6 Sign 32 etend em Instrção beq beq $t,$t2,offset 2 registradores qe são comparados e m offset de 6 bits sado para calclar o endereço relativo, alvo do branch A base para o cálclo do endereço alvo de branch é o endereço da próima instrção em relação à instrção branch O campo offset é deslocado de 2 bits para amentar o alcance do desvio (mltiplicado por 4) Além do cálclo do endereço do branch, deve-se determinar qal endereço será escolhido, o do branch (taken) o o armazenado em PC (not taken) dependendo do resltado da comparação OBS.: Instrção jmp os 28 bits menos significativos de PC são sbstitídos pelos 26 bits do imediato, deslocado de 2 bits ( X 4 ). ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 9

9 Figra 5. Datapath para branchs PC + 4 from instrction path Shift left 2 Add Sm Branch target 2 Registers Reg 2 6 Sign 32 etend 3 operation Zero To branch control logic Datapath geral - Instrções de memória + instrções R-type (instrções da ULA) 2 Registers 2 Reg Src 3 operation Zero reslt Address em emtoreg Data 6 Sign 32 etend em ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 2

10 Figra Fetch da instrção + eecção de instrções de memória e da ULA 4 Add PC address 2 Reg Registers 2 Src 3 operation Zero reslt Address em Data emtoreg 6 Sign 32 etend em Controle da ULA Sinal de Controle da ULA Fnção AND OR ADD SUB SLT ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 2

11 Datapath para as classes de instrções do IPS PCSrc Add PC 4 address 2 Reg Registers 2 6 Sign 32 etend Shift left 2 Src Add reslt 3 operation Zero reslt Address em em Data emtoreg Tabelas figras 5.4 e 5.5 ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 22

12 Projeto da Unidade de Controle Principal Figra 5.6 Classes de instrções - tipo-r, load&store e branch) O campo opcode bits 3-26 Os dois registradores a serem lidos rs e rt bits 25-2 e 2-6 O registrador base (load e store) bits 5- O valor a ser gardado no PC qe pode vir do cálclo de m endereço de salto o simplesmente do PC + 4. O registrador destino (a ser escrito), qe deverá ser selecionado dentre 2 opções, o qe reqer m mltipleador: para m load bits 2-6 (rt) para instrções R-type bits 5- (rd) O valor gardado no banco de registradores qe pode vir da (R-type) o da memória (sw) ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 23

13 Figra Datapath com os mltipleadores necessários PCSrc Add 4 Reg Shift left 2 Add reslt PC address [3 ] [25 2] [2 6] [5 ] RegDst [5 ] 2 2 Registers 6 Sign 32 etend Src control Zero reslt em Address Data em emtoreg [5 ] Op Sinais de controle Tabela da figra 5.8 ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 24

14 Figra Datapath com a Unidade de Controle 4 Add [3 26] Control RegDst Branch em emtoreg Op em Src Reg Shift left 2 Add reslt PCSrc PC address [3 ] [25 2] [2 6] [5 ] 2 Registers 2 Zero reslt Address Data [5 ] 6 Sign 32 etend control [5 ] Sinais de controle Tabela da figra 5.2 ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 25

15 Operação do Datapath instrção R-type add $t,$t2,$t3 fetch da instrção leitra de $t2 e $t3 operação da ULA com os dados lidos resltado da ULA escrito em $t Figra 5.2 Fetch e incremento de PC instrção R-TYPE 4 Add [3 26] Control RegDst Branch em emtoreg Op em Src Reg Shift left 2 Add reslt PC address [3 ] [25 2] [2 6] [5 ] 2 Registers 2 Zero reslt Address Data [5 ] 6 Sign 32 etend control [5 ] ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 26

16 Figra 5.22 Leitra dos registradores e decodificação instrção R-TYPE 4 Add [3 26] RegDst Branch em emtoreg Control Op em Src Reg Shift left 2 Add reslt PC address [3 ] [25 2] [2 6] [5 ] 2 Registers 2 Z ero reslt Address Data [5 ] 6 Sign 32 etend control [5 ] Figra 5.23 operação da ULA instrção R-TYPE 4 Add [3 26] Control RegDst Branch em emtoreg Op em Src Reg Shift left 2 Add reslt PC address [3 ] [25 2] [2 6] [5 ] 2 Registers 2 Zero reslt Address Data [5 ] 6 Sign 32 etend control [5 ] ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 27

17 Figra 5.24 Escrita no registrador instrção R-TYPE 4 Add [3 26] Control RegDst Branch em emtoreg Op em Src Reg Shift left 2 Add reslt PC address [3 ] [25 2] [2 6] [5 ] 2 Registers 2 Zero reslt Address Data [5 ] 6 32 Sign etend control [5 ] ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 28

18 Instrção load word lw $t, offset($t2) Fetch $t2 é lido ULA calcla a soma do valor lido e o imediato de 6 bits O resltado é sado como endereço da memória de dados O dado da memória de dados é escrito no file Figra 5.25 Operação de m lw com m esqema simples de controle. 4 Add [3 26] Control RegDst Branch em emtoreg Op em Src Reg Shift left 2 Add reslt PC address [3 ] [25 2] [2 6] [5 ] 2 Registers 2 Zero reslt Address Data [5 ] 6 Sign 32 etend control [5 ] ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 29

19 Instrção de branch beq $t,$t2,offset Fetch da instrção $t e $t2 são lidos ULA faz sbtração dos valores lidos. PC+4 é adicionado ao imediato de 6 bits, deslocado de 2 bits resltado é o endereço do desvio A saída Zero é sada para decidir qal endereço será armazenado em PC Figra 5.26 Datapath para a instrção beq 4 Add [3 26] Control RegDst Branch em emtoreg Op em Src Reg Shift left 2 Add reslt PC address [3 ] [25 2] [2 6] [5 ] 2 Registers 2 Zero reslt Address Data [5 ] 6 Sign 32 etend control [5 ] ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 3

20 Tabela da figra 5.27 Tabela verdade para as fnções de controle. ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 3

21 Instrção de jmp 2 endereço PC é formado pelos 4 bits mais significativos + 26 bits do imediato + (deslocamento de 2) Figra 5.29 Datapath para instrção de jmp [25 ] Shift Jmp address [3 ] 26 left 2 28 PC+4 [3 28] 4 Add [3 26] Control RegDst Jmp Branch em emtoreg Op em Src Reg Shift left 2 Add reslt PC address [3 ] [25 2] [2 6] [5 ] 2 Registers 2 Zero reslt Address Data [5 ] 6 Sign 32 etend control [5 ] ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 32

22 Implementação em m ciclo de clock não sada Fnciona corretamente mas não é eficiente Para single-cycle o ciclo do clock deve ter o mesmo comprimento para todas as instrções CPI = para isto, o ciclo de clock é determinado pelo maior caminho no path da máqina ( instrção de load qe sa 5 nidades fncionais em série: instrction, file, ULA, e file) Eemplo. Sejam os segintes tempos de operação: nidade de memória : 2 ns ULA e somadores: 2ns file (read o write) : ns nidade de controle, mltipleadores, acesso ao PC, circito para etensão do sinal e linhas não tem atraso, qais das segintes implementações seria mais rápida e qanto?. Uma implementação na qal cada instrção opera em m ciclo de clock de tamanho fio 2. Uma implementação onde cada instrção é eectada sando clock de tamanho de ciclo variável (eatamente do tamanho necessário para a eecção da respectiva instrção também não tilizado na prática) ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 33

23 Para comparar a performance, assma qe o seginte conjnto de instrções : 24% de loads, 2% de store, 44% instrções tipo R, 8% de branches e 2% de jmps. Solção: tempo de eecção CPU = número de instrções X CPI X período do clock CPI = tempo de eecção CPU = número de instrções X período do clock Temos qe encontrar o período do clock para as das implementações, pois o número de instrções e a CPI são igais para ambas implementações. O caminho crítico para cada classe de instrção é: Classe da Instrção R-TYPE LW SW BRANCH JUP Unidades fncionais envolvidas Inst. fetch Reg. access Reg. access Inst. fetch Reg. access em access Reg access Inst. fetch Reg. access em access Inst. fetch Reg. access Inst. fetch Usando o caminho crítico, podemos comptar o comprimento do ciclo de clock necessário para cada classe de instrção: Classe da emória Leitr emória Escrita Total Instrção Instrs. a Regs. oper. Dados Regs. R-TYPE ns LW ns SW ns BRANCH ns JUP 2 2 ns ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 34

24 O período do clock para a máqina com m único clock é determinado pela maior instrção 8ns A máqina com clock variável, terá ses períodos de clock variando entre 2ns e 8ns. O clcock médio será: Tempo de clock da CPU = 8 X 24% + 7 X 2% + 6 X 44% + 5 X 8 % + 2 X 2% = 6.3ns CPU perfomance vc / CPU perfomance sc = = tempo de eecção CPU sc / tempo de eecção CPU vc = = IC X período de clock da CPU sc / IC X período de clock da CPU vc = = período de clock da CPU sc / período de clock da CPU vc = = 8 / 6.3 =.27 Eemplo FP nit 8ns para add e 6ns para ml todos os loads tem o mesmo tempo e são 33% das instrções todos os stores tem mesmo tempo e são 2% das instrções instrções tipo R são 27 % das instrções Branches são 5 % e jmps 2% das instrções FP add e sb tem o mesmo tempo e jntos tem 7% das instrções FP ml e div tem o mesmo tempo e &5 das instrções ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 35

25 Solção CPU perfomance vc / CPU perfomance sc = = tempo de eecção CPU sc / tempo de eecção CPU vc Para a máqina de único clock período do clock = ciclo da instrção FP ml (mais longa) = 2ns Para a máqina de clock variável: período do clock CPU = 8 X 3% + 7 X 2% + 6 X 27% + 5 X 5% = 7. ns Portanto: CPU perfomance vc / CPU perfomance sc = = tempo de eecção CPU sc / tempo de eecção CPU vc = 2/7 = 2.9 ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 36

26 Implementação lticiclos a eecção de cada instrção é dividida em etapas, onde cada etapa corresponde a ma operação de ma nidade fncional implementação mlticiclos cada etapa é eectada em m ciclo, isto permite qe ma nidade fncional possa ser sada por mais de ma instrção compartilhamento pode diminir a qantidade de HW necessária Figra 5.3 Datapath mlticiclos PC Address emory Data or emory Data Register # Registers Register # Register # A B Ot ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 37

27 Diferenças com a versão single-cycle Uma só memória sada para dados e instrções Uma ULA em vez de ma ULA e dois somadores Redção de área redção de cstos algns registradores a mais para manter a saída de ma nidade fncional para otra nidade fncional, em m ciclo de clock posterior: Register IR armazenar ma instrção lida da memória (a instrção deve ser mantida até o fim de sa eecção) emory Data Register DR armazenar dados lidos da memória registrador A e registrador B sados para manter os operandos lidos do file registrador Ot para manter a saída da ULA Inclsão de mltipleadores Figra 5.3 Datapth mlticiclos para as instrções básicas PC Address emory emdata [25 2] [2 6] [5 ] [5 ] emory [5 ] 6 2 Registers Sign etend 2 32 Shift left 2 A B Zero reslt Ot ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 38

28 Figra Datapath para implementação mlticiclos com sinais de controle IorD em em IR RegDst Reg SrcA PC Address emory emdata [25 2] [2 6] [5 ] [5 ] emory [5 ] 6 2 Registers Sign etend 2 32 Shift left 2 A B control Zero reslt Ot [5 ] emtoreg SrcB Op Figra Datapath para implementação mlticiclos com sinais de controle completo inclindo atalização do PC PC Address emory emdata [3-26] [25 2] [2 6] [5 ] [5 ] emory PCCond PCSorce PC IorD em Otpts Op SrcB em emtoreg Control SrcA Reg IR Op [5 ] RegDst [25 ] [5 ] 6 2 Registers Sign etend 2 32 Shift left 2 A B S hift left 2 control PC [3-28] Zero reslt Jm p address [3-] Ot 2 [5 ] ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 39

29 Figra 5.34 tabela com Sinais de Controle ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 4

30 Divisão da eecção de ma instrção em ciclos de clock e respectivos sinais de controle. fetch O incremento do PC e leitra da da instrção em paralelo: IR = emory[pc]; PC = PC + 4; Sinais ativados em (), Irwrite (), IorD ( PC como endereço), SrcA ( PC para ULA), SrcB ( 4 para a ULA), Op ( add) e PC ( o novo valor de PC não é visível até o próimo ciclo de clock). 2. decode e fetch Como temos reglaridade no formato das instrções, podemos, sem saber a natreza da instrção, fazer: ler dois registradores do file, mesmo qe eles não sejam tilizados e armazená-los nos registradores A e B; comptar os endereços de branch e gardá-los e Ot, mesmo qe a instrção não venha a ser m branch. A = Reg[IR[25-2]]; B = Reg[IR[2-6]]; Ot = PC + (sign-etend (IR[5-] << 2) Sinais ativados: SrcA ( PC vai para a ULA), SrcB (- sign etended e shifted enviado a UAL) e Op ( add). ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 4

31 3. Eection, address comptation o branch completion Primeira etapa determinada pelo tipo de instrção. Para cada classe temos: Referência à memória: Ot = A + sign-etend (IR[5-]); Sinais ativados: SrcA ( - A para ULA), SrcB ( saida da nidade sign-etension para a ULA) e Op ( - add). Instrções Aritméticas-lógicas ( R-type) Ot = A op B; Sinais ativados: SrcA ( - A para ULA), SrcB ( B para a ULA) e Op ( o campo fnct é sado para determinar os sianis de controle da ULA). Branch if ( A == B ) PC = Ot; Sinais ativados: SrcA ( - A para ULA), SrcB ( B para a ULA) e Op ( sb para teste de igaldade), PCCond ( se Zero=) e PCSorce ( PC recebe dado vindo de Ot). ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 42

32 Jmp PC = PC[3-28] (IR[25-]<<2) Sinais ativados: PCSorce(- jmp address para PC) e PC (). 4. emory access or R-type instrction completion Nesta etapa, ma instrção de load o store acessa a memória o ma instrção R-type escreve se resltado. Referência à memória DR = emory [Ot]; - load o emory [Ot] = B; - store Sinais ativados: em ( - para load) o em ( - para store), IorD ( para load, para qe o endereço de memória venha da ULA). instrções R-type Reg[IR[5-]] = Ot; Sinais ativados: RegDst ( campo rd (5-) sado como entrada do file para escrita), Reg () e emto Reg ( para saida da ULA ser escrita). ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 43

33 5. emory read completion Load Reg[IR[2-6]] = DR; Sinais ativados: emtoreg ( para escrver o resltado da memória), Reg ( - escrita no file) e RegDst ( para escolher rt (2-6) como número do registrador). Figra Resmo das etapas de eecção para as diversas classes ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 44

34 Projeto da Unidade de Controle áqinas de estados finitos conjnto de estados e como estes estados podem mdar ( esta mdança próimo estado). Controle de estados finitos corresponde às cinco etapas de eecção de ma instrção, onde cada etapa é eectada em m ciclo de clock. Unidade de Controle implementada como máqina de estados finitos: Figra 5.36 Unidade de Controle áqinas de Estados Finitos Start fetch/decode and fetch (Figre 5.37) emory access instrctions (Figre 5.38) R-type instrctions (Figre 5.39) Branch instrction (Figre 5.4) Jmp instrction (Figre 5.4) ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 45

35 Figra 5.37 Diagrama de estados - fetch e instrction decode/ fetch Start (Op = 'LW') or (Op = 'SW') fetch em SrcA = IorD = IR SrcB = Op = PC PCSorce = (Op = R-type) (Op = 'BEQ') decode/ Register fetch SrcA = SrcB = Op = (Op = 'JP') emory reference FS (Figre 5.38) R-type FS (Figre 5.39) Branch FS (Figre 5.4) Jmp FS (Figre 5.4) ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 46

36 Figra 5.38 Diagrama de estados - emory reference instrctions From state (Op = 'LW') or (Op = 'SW') 2 emory address comptation SrcA = SrcB = Op = 3 (Op = 'LW') emory access (Op = 'SW') 5 emory access em IorD = em IorD = 4 -back step Reg emtoreg = RegDst = To state (Figre 5.37) ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 47

37 Figra 5.39 Diagrama de estados - R-type instrctions From state (Op = R-type) 6 Eection SrcA = SrcB = Op = 7 R-type completion RegDst = Reg emtoreg = To state (Figre 5.37) ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 48

38 Figra 5.4 Diagrama de estados - Branch instrctions 8 From state (Op = 'BEQ') SrcA = SrcB = Op = PCCond PCSorce = Branch completion To state (Figre 5.37) Figra 5.4 Diagrama de estados - Jmp instrctions From state (Op = 'J') 9 Jmp completion PC PCSorce = To state (Figre 5.37) ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 49

39 Figra 5.42 Diagrama de estados - Figra Unidade de Controle completa 2 emory address comptation SrcA = SrcB = Op = Start fetch em SrcA = IorD = IR SrcB = Op = PC PCSorce = 6 (Op = 'LW') or (Op = 'SW') Eection SrcA = SrcB = Op = 8 (Op = R-type) Branch completion SrcA = SrcB = Op = PCCond PCSorce = decode/ fetch (Op = 'BEQ') 9 SrcA = SrcB = Op = (Op = 'J') Jmp completion PC PCSorce = 3 (Op = 'LW') emory access (Op = 'SW') 5 emory access 7 R-type completion em IorD = em IorD = RegDst = Reg emtoreg = 4 -back step RegDst = Reg emtoreg = ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 5

40 CPI em ma CPU mlticycles Eemplo: Usando a figra anterior o conjnto de instrções abaio, qal a CPI, assmindo qe cada estado necessita de clico de clock? conjnto de instrções: 22% loads, % de stores, 49% de R-type, 6% de branches e 2% de jmps ( gcc ). Solção: O número de ciclos de clocks para cada classe é (da figra anteiror): loads: 5 stores: 4 R-type : 4 branches : 3 jmps: 3 CPI = ciclos de clock da CPU / número de instrções CPI = S (nm. de instrções i X CPI i ) / nm. de instrções CPI = S ((nm. de instrções i / nm. de instrções) X CPI i ) CPI =.22 X 5 +. X X X X 3 CPI = é melhor qe a CPI de ma CPU em qe todas as instrções tivessem o mesmo número de ciclos de clock ( CPI pior caso = 5). ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 5

41 Figra Implementação de ma Unidade de Controle com máqina de estados finitos Combinational control logic Datapath control otpts Otpts Inpts Net state Inpts from instrction opcode field State ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 52

42 icroprogramação Projeto simplificado da Unidade de Controle Representação gráfica útil para peqenas máqinas de estados. Cada microinstrção tem o efeito de ativar os sinais de controle especificados por elas Um microprograma é ma representação simbólica da nidade de controle qe será tradzida por m programa para a lógica de controle. O formato da microinstrção deve ser escolhida de tal forma a simplificar sa representação. Para evitar microinstrções inconsistentes, cada campo da microinstrção deve especificar m conjnto de sinais qe não acontecem simltaneamente. Figra 5.44 Tabela com os sete campos da microinstrção ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 53

43 As microinstrções são colocadas em ma RO o PLA. O endereçamento da microinstrção é dado seqüencialmente. Eistem 3 modos diferentes para escolher a próima microinstrção:. Incrementar o endereço da microinstrção corrente para obter ao endereço da próima microinstrção. Este comportamento é indicado, colocando Seq no campo de Seqüência. 2. Desviar para a microinstrção qe inicia a eecção da próima instrção (estado - fetch). Este comportamento é indicado colocando Fetch no campo de Seqüência. 3. Escolher a próima microinstrção baseada em entradas da nidade de controle. Este comportamento é chamado dispatch e é salmente implementado criando ma tabela (implementada em RO o PLA) contendo os endereços das microinstrções alvo. Geralmente eiste mitas tabelas, neste caso temos das a do estado e a do estado 2. Isto é indicado no campo Seqüência por Dispatch i, onde i é o número da tabela. ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 54

44 Figra 5.45 Tabela com os valores dos campos de ma microinstrção ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 55

45 icroprograma Fetch e decode Primeira tabela página 44 Primeira microinstrção Segnda tabela página 44 Segnda microinstrção Terceira tabela página 44 ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 56

46 Dispatch table é sada para selecionar ma das 4 seqüências de microinstrções: em instrções de referência à memória Rformat instrções R-type BEQ instrções beq JUP instrções de jmp icroprograma para em Tabelas da página 45 e primeira tabela da página 46 ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 57

47 icroprograma para Rformat As três últimas tabelas da página 46 icroprograma para BEQ As das primeiras tabelas da página 47 ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 58

48 icroprograma para JUP As das últimas tabelas da página 47 Figra icroprograma para nidade de controle ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 59

49 Figra Implementação, em RO, da Unidade de controle microprogramada. icrocode storage Otpts Datapath control otpts Inpt Adder icroprogram conter Seqencing control Address select logic Inpts from instrction opcode field ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 6

50 Eceções e interrpções Eceção é m evento inesperado, interno ao processador (p. e. overflow), qe casa ma mdança no flo normal de eecção das instrções. Interrpção é m evento inesperado, eterno ao processador (p. e. interrpção de I/O), qe casa ma mdança no flo normal de eecção das instrções. Tabela da página 4 Tipo de Evento Fonte Terminologia IPS Reqisição de I/O Eterna Interrpção Chamada Interna Eceção Overflow aritimético Interna Eceção Uso de instrção não definida Interna Eceção alfncionamento do Ambos Eceção o Interrpção hardware ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 6

51 Detecção de eceção Dois tipos de eceção serão tratados: eecção de ma instrção não definida e overflow aritmético. Qando ocorre ma eceção, o endereço da instrção afetada é gardada no EPC (eception program conter) e o controle transferido ao sistema operacional em m endereço especificado. Dependendo da atitde do SO e do tipo de eceção, o programa pode ser interrompido o reiniciado a partir do endereço armazenado em EPC. Para o SO tratar a eceção, ele tem qe conhecer qal é a eceção. Há das maneiras: stats (Case), qe tem m campo qe especifica a eceção e vectored interrpts o SO sabe a razão da eceção pelo endereço de entrada no vetor. O SO sabe a razão da eceção pelo endereço passado para ele. Tabela da página 42 Tipo de eceção Intrção não definida Overflow aritimético Endereço no vetor de eçeções(hea) C he C 2 he ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 62

52 Para tratar a eceção vamos spor o primeiro método. Temos 2 registradores etra: EPC de 32 bits, sado para manter o endereço da instrção afetada e Case (32 bits), sado para armazenar a casa da eceção. Vamos assmir qe o bit menos significativo seja sado para codificar a casa da eceção ( instrção indefinida = e overflow = ) Precisamos de dois sinais de controle EPC e Case, o sinal do bit menos significativo de Case IntCase. Precisamos também escrever o endereço de eceção, no qal o SO entra para tratar a mesma (spor C 6 ). O mltipleador de entrada de PC dever ser alterado de 3 para 4 entradas (entrada C 6 ). A ULA deve sbtrair 4 do valor de PC para poder gardar em EPC. ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 63

53 Figra Datapath qe trata eceções PC Address emory emdata [25 2] [2 6] [5 ] [5 ] emory PCCond PC IorD em emwr ite emtoreg IR [5 ] Otpts Control Op [5 ] [25 ] Shift left 2 [3-26] Case IntCas e EPC PCSorce Op 6 Src B Src A RegWr ite RegDst 2 Registers 32 Sign etend 2 Shift left 2 A B control PC [3-28] Zero reslt Jmp address [3-] 2 CO 3 Ot EPC Case [5 ] Para detectar as eceções e transferir o controle para o estado apropriado temos: Instrção indefinida: é detectada qando o próimo estado é definido do estado para o valor op. Tratamos definindo o próimo estado, para qalqer valor de op, como estado. Overflow aritmético: o sinal de overflow (saída da ULA) é sado para modificar a máqina de estados para especificar m próimo estado para o estado 7. ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 64

54 Figra 5.49 Estados para tratar eceções. IntCase = Case SrcA = SrcB = Op = EPC PC PC++Sorce = IntCase = Case SrcA = SrcB = Op = EPC PC PCSorce = PCSorce = To state to begin net instrction Figra Unidade de controle modificada para tratar eceção 2 emory address comptation SrcA = SrcB = Op = Start fetch em SrcA = IorD = IR SrcB = Op = PC PCSorce = 6 (Op = 'LW') or (Op = 'SW') Eection SrcA = SrcB = Op = (Op = R-type) Branch completion 8 SrcA = SrcB = Op = PCCond PCSorce = decode/ Register fetch (Op = 'BEQ') 9 SrcA = SrcB = Op = (Op = 'J') Jmp completion PC PCSorce = (Op = other) 3 (Op = 'LW') em IorD = emory access 5 (Op = 'SW') em IorD = emory access 7 R-type completion IntCase = Case RegDst = Reg emtoreg = Overflow SrcA = SrcB = Op = EPC PC PCSorce = IntCase = Case SrcA = SrcB = Op = EPC PC PCSorce = 4 -back step Overflow Reg emtoreg = RegDst = ARQUITETURA DE COPUTADORES - RICARDO PANNAIN 65