UNIVERSIDADE FEDERAL FLUMINENSE INSTITUTO DE COMPUTAÇÃO DEPARTAMENTO DE CIÊNCIA DA COMPUTAÇÃO

Transcrição

1 UNIVERSIDADE FEDERAL FLUMINENSE INSTITUTO DE COMPUTAÇÃO DEPARTAMENTO DE CIÊNCIA DA COMPUTAÇÃO Arquiteturas de Computadores Turma :A1 Lista 1 Profa.: Simone Martins 1. Tentando projetar o futuro: a) Em 2005, a previsão é que haveria um aumento de 35% no número de transistores em um chip por ano. Por esta previsão, calcule quantas vezes mais deveria ter o número de transistores em um chip em Pesquise se este número ocorreu. (1.35) 10 = aproximadamente 20 b) A taxa de crescimento de capacidade da DRAM tem diminuído ao longo dos tempos. Por 20 anos, a capacidade da DRAM aumentou 60% ao ano, depois caiu para 40% em cada ano e atualmente é 25% a 40% ao ano. Se esta tendência continuar, qual deve ser a taxa de crescimento da capacidade da DRAM em 2020? Qualquer coisa na faixa de 15-25% seria uma conclusão razoável baseada no declínio histórico da taxa. No entanto, os declínios muitas vezes não seguem as previsões como mostra a parada súbita no declínio da taxa da freqüência do relógio. 2. Suponha que para melhorar o desempenho de uma máquina, está sendo considerado adicionar um hardware de vetorização. Quando as instruções de um programa são executadas em modo vetor utilizando o hardware de vetorização, elas são executadas 10 vezes mais rápido que em modo normal. A porcentagem de vetorização é a porcentagem do tempo de execução que pode utilizar o modo vetor. a) Desenhe um gráfico utilizando a lei de Amdahl que tem no eixo y o valor de speed-up e no eixo x a porcentagem de vetorização do programa

2 b) Qual a porcentagem de vetorização do programa é necessária para se atingir um speed-up de 2? 2= 1/((1-x)+x/10) x=5/9=0,56 ou 56% c) Qual a porcentagem de tempo de execução é utilizada em modo vetor caso o speed-up seja 2? 0.056/0.5= 0.11 ou 11% d) Qual a porcentagem de vetorização necessária para atingir a metade do speed-up máximo possível utilizando o modo vetor? Speed-up máximo= 1/(1/10)=10 5= 1/((1-x)+x/10) x=8/9=0,89 ou 89% e) Suponha que a porcentagem de vetorização de um programa seja medida e apresente um valor igual a 70 %. Um grupo de desenvolvedores de compiladores foi consultado para tentar aumentar a porcentagem de vetorização de modo que se consiga um speed-up de 2 em relação ao programa compilado original. Calcule qual deve ser esta nova porcentagem de vetorização. Speed-up atual: 1/((1-0,3)+0,7/10) = 2,7 Novo speed-up= 5,4=1/((1-x)+x/10) x= 0,91 A nova porcentagem de vetorização deve ser 91% 3. Suponha que uma nova unidade de ponto flutuante seja instalada em uma máquina e que ela seja duas vezes mais rápida que a original. a) Caso o tempo de execução das instruções de ponto flutuante seja 20% do tempo da máquina original, calcule o novo speed-up com esta nova unidade de ponto flutuante 1/(0,8)+0,2/2) = 1,11 b) Agora assuma que quando se utiliza esta nova unidade de ponto flutuante, os acessos à memória cache ficam 1.5 vezes mais lentos e que os acessos à memória cache consumam 10% do tempo total de execução da máquina original. Qual será o speed-up neste caso?

3 1/(0,7+0,2/2+0,1 3/2) = 1,05 c) Considere a nova máquina com a nova unidade de ponto flutuante. Calcule a porcentagem do tempo total de execução que é utilizado pelas operações de ponto flutuante e pelos acessos à memória cache. Ponto flutuante: 0,1/0,95= 10,5 % memória cache 0,15/0,95=15,8 4. Considere a mistura de instruções executadas para 5 programas da SPECint2000 benchmarks na figura abaixo. Instruction gap Gcc gzip mcf perlbmk Integer average Load 26.5% 25.1% 20.1% 30.3% 28.7% 26% Store 10.3% 13.2% 5.1% 4.3% 16.2% 10% Add 21.1% 19.0% 26.9% 10.1% 16.7% 19% Sub 1.7% 2.2% 5.1% 3.7% 2.5% 3% Mul 1.4% 0.1% 0% compare 2.8% 6.1% 6.6% 6.3% 3.8% 5% load imm 4.8% 2.5% 1.5% 0.1% 1.7% 2% Cond branch 9.3% 12.1% 11.0% 17.5% 10.9% 12% Cond move 0.4% 0.6% 1.1% 0.1% 1.9% 1% Jump 0.8% 0.7% 0.8% 0.7% 1.7% 1% Call 1.6% 0.6% 0.4% 3.2% 1.1% 1% return 1.6% 0.6% 0.4% 3.2% 1.1% 1% Shift 3.8% 1.1% 2.1% 1.1% 0.5% 2% AND 4.3% 4.6% 9.4% 0.2% 1.2% 4% OR 7.9% 8.5% 4.8% 17.6% 8.7% 9% XOR 1.8% 2.1% 4.4% 1.5% 2.8% 3% Other logical 0.1% 0.4% 0.1% 0.1% 0.3% 0% load FP 0% Store FP 0% add FP 0% sub FP 0% mul FP 0% div FP 0% mov reg-reg FP 0% compare FP 0% Cond mov FP 0% Other FP 0% Considere as seguintes medidas de CPI para os tipos de instruções e assuma que 60% dos desvios condicionais ocorrem e que as instruções do tipo Other são instruções da ALU. Instrução Ciclos de relógio Instrução da ALU 1.0 Loads-stores 1.4 Desvios condicionais (Ocorre) 2.0 Desvios condicionais (Não ocorre) 1.5 Salto 1.2

4 a) Calcule o valor CPI efetivo considerando que a mistura de instruções é a uma média das freqüências obtidas nos programas gap e gcc A frequência das instruções ALU é a soma das frequências de add, sub, mul, compare, li (esta instrução não acessa a memória, em vez disso, o valor a ser carregado está codificado em um campo dentro da instrução), cond move (implementado como uma instrução OR entre um registrador de controle e o registrador com os dados que devem ser carregados no registrador destino), shift, and, or, xor, e outras instruções com um total de 48,5%. A frequência das instruções de carregamento/armazenamento é a soma das freqüências de lw e sw com um total de 37,6%. A frequência de desvios condicionais é de 10,7%. Finalmente, a freqüência de saltos é a soma das freqüências das instruções do tipo salto, ou seja, jump, call e return, com um total de 3,0%. CPI efetiva = 0,485 1,0 + 0,367 1,4 + 0,107 0,6 2, ,6 1,5 + 0,03 + 1,2 b) Calcule o valor CPI efetivo considerando que a mistura de instruções é a uma média das freqüências obtidas nos programas gzip e perlbmk. Neste caso, a frequência das instruções ALU é 51,1%. A frequência das instruções de carregamento/armazenamento é 35%. A frequência de desvios condicionais é de 11%. E a freqüência de saltos é 2,8 %. CPI efetiva = 1,0 51,1% + 1,4 35,0% + 2,0 11,0% 60% + 1,5 11,0% 40% + 1,2 2.8% = 1,23 5. Considere o caso de um processador com instruções de 12 bits, com 32 registradores e que utilize somente endereçamento por registrador. Verifique a possibilidade de se ter instruções que codifiquem o seguinte conjunto de instruções: 3 instruções que endereçam dois operandos 30 instruções que endereçam um operando 45 instruções que não endereçam operando Supondo que os bits da instrução são addr [11:0] Os bits 0 a 4 são para endereçar um registrador, os bits 5 a 9 para endereçar o outro registrador e precisamos de 2 bits que serão os bits 10 e 11 para diferenciar 3 instruções de dois endereços. addr[11:10] addr[9:5] addr[4:0] 3 two-address instr. '00', '01', '10' '00000' to '11111' '00000' to '11111' Other instructions '11' '00000' to '11111' '00000' to '11111' Portanto, as instruções de um endereço e de dois endereços devem ser mapeadas para os 10 bits restantes quando os dois bits superiores forem codificados como '11'. As instruções de um endereço são então codificadas com os bits addr[9: 5] da instrução variando de "00000" a "11101" para os 30 tipos de instruções, deixando os bits addr [4: 0] para especificar o endereço. O padrão addr[11:10]= '11' seguido de '11110' em addr[9:5] e os bits addr[4:0] variando de '00000' para '11111' permitem a codificação de 32 instruções sem endereçamento. O padrão addr[11:10]= '11' seguido de '11111' em addr[9:5] e os bits addr[4:0] variando de '00000' para '01100' permitem a codificação das 13 instruções sem endereçamento restantes. addr[11:10] addr[9:5] addr[4:0] 3 two-address instr. '00', '01', '10' '00000' to '11111' '00000' to '11111'

5 30 one-address instr. '11' '00000' to '11101' '00000' to '11111' 45 zero-address instr. '11' '11110' '00000' to '11111' Então é possível se ter esta máquina. '11' '11111' '00000' to '01100' 6. Considere o caso de um processador com instruções de 12 bits, com 32 registradores e que utilize somente endereçamento por registrador. Verifique a possibilidade de se ter instruções que codifiquem o seguinte conjunto de instruções: 3 instruções que endereçam dois operandos 31 instruções que endereçam um operando 35 instruções que não endereçam operando Este cenário é semelhante ao anterior, com as instruções de dois endereços codificadas com os dois bits superiores variando de '00' a '01'. As instruções de endereço único podem ser codificadas com os dois bits superiores como '11' e usando '00000' para '11110' para diferenciar as 31 instruções de um endereço. O padrão '11' e '11111' nos sete bits superiores pode ser usado para codificar as instruções sem endereçamento de operando, com os cinco bits addr[4:0] para diferenciá-las. Desse modo só podemos codificar 32 dessas instruções, e não as 35 que são requeridas; portanto, é impossível ter estas codificações de instruções. 7. Considere o caso de um processador com instruções de 12 bits, com 32 registradores e que utilize somente endereçamento por registrador. Suponha que já existem 3 instruções com dois operandos e 24 instruções que não endereçam operandos. Indique o número máximo de instruções de um operando que este processador pode ter. Neste caso, já foram codificadas três instruções de dois endereços como no exercício anterior. Além disso, temos 24 instruções que não endereçam operandos codificadas como abaixo com os bits '11' em addr[11:10] e '00000' nos bits addr [9: 5] e os bits addr [4: 0] variando de '00000' para '10111'. Queremos ter tantas instruções de endereço único quanto for possível. Para codificar estas instruções, podemos usar os bits '11' em addr[11:10] e os bits addr [9: 5] variando de '00001' a '11111' e os bits addr [4: 0] são utilizados para o endereço do registrador. Desse modo, podemos ter até 31 instruções de um endereço. Note que podemos adicionar até oito instruções adicionais sem endereçamento de operandos se desejarmos também. addr[11:10] addr[9:5] addr[4:0] 3 two-address instr. '00', '01', '10' '00000' to '11111' '00000' to '11111' 24 zero-address instr. '11' '00000' '00000' to '10111' X one-address instr. '11' '00001' to '11111' '00000' to '11111' 8. Na implementação monociclo indique as instruções que continuarão funcionando caso ocorra cada um dos casos abaixo: O sinal RegDst fica preso no valor 0 O sinal ALUSrc fica preso no valor 0 O sinal MemtoReg fica preso no valor 0 O sinal Zero fica preso em 0 Se Regdst = 0, todas as instruções do formato R não funcionarão corretamente porque o registrador a ser escrito será especificado errado. Se ALUSrc = 0, todas as instruções do formato I, exceto a instrução de desvio, não funcionarão porque não poderemos obter os 16 bits estendidos de sinal para 32 para a ALU. Se MemtoReg = 0, lw não funcionará. Se Zero = 0, a instrução de desvio nunca ocorrerá, mesmo quando deveria. 9. Na implementação multiciclo indique as instruções que continuarão funcionando caso ocorra cada um dos casos abaixo:

6 O sinal RegDst fica preso no valor 0 O sinal IorD fica preso no valor 0 O sinal MemtoReg fica preso no valor 0 O sinal ALUSrcA fica preso em 0 Se RegDst = 0, todas as instruções do formato R não irão escrever no registro apropriado (rd). Se MemtoReg = 0 ou IorD = 0, a instrução lw não funcionará. Se ALUSrcA = 0, nenhuma das instruções funcionará corretamente porque todos eles exigem que entrada A seja utilizada pela ALU em algum momento. 10. Indique as mudanças que devem ser necessárias para que a instrução addi possa ser executada na máquina monociclo. Podem ser adicionados novos componentes e/ou sinais de controle se precisar. Não são necessárias mudanças no caminho de dados. Uma nova linha deve ser adicionada à tabela verdade da unidade de controle. O novo controle é semelhante ao utilizado na instrução lw porque queremos usar a ALU para adicionar o imediato a um registro (e, portanto, RegDst = 0, ALUSrc = 1, ALUOp =00). O novo controle também é semelhante a uma instrução de formato R, porque queremos escrever o resultado da ALU em um registro (e, portanto, MemtoReg = 0, RegWrite = 1) e não estamos desviando ou usando memória (Branch = 0, MemRead = 0, MemWrite= 0). 11. Indique se o sinal MemtoReg pode ser substituído pelo sinal MemRead no multiplexador na máquina monociclo e multiciclo. Os sinais MemtoReg e MemRead devem ter seus valores de forma idêntica em todas as instruções, exceto para sw e beq, para o qual MemtoReg é Don t Care. Assim, a modificação funcionará para a implementação monociclo. A modificação também funcionará na implementação multiciclo assumindo que a máquina de estados finitos é alterada para que MemRead tenha seu valor colocado em 1 sempre que o MemtoReg for colocado em Mostre como especificar a instrução add utilizando máquina de estados finita e microprogramação. Máquina de estados finita para add em vermelho EX 2 Memory address computation ALUSrcA = 1 ALUSrcB = 10 ALUOp = 00 Start IF Instruction fetch 0 MemRead ALUSrcA = 0 IorD = 0 IRWrite ALUSrcB = 01 ALUOp = 00 PCWrite PCSource = 00 6 (Op = 'LW') or (Op = 'SW') Execution ALUSrcA =1 ALUSrcB = 00 ALUOp= 10 8 (Op = R-type) ID Branch completion ALUSrcA = 1 ALUSrcB = 00 ALUOp = 01 PCWriteCond PCSource = 01 Instruction decode/ register fetch 1 (Op = 'BEQ') 9 ALUSrcA = 0 ALUSrcB = 11 ALUOp = 00 (Op = 'J') Jump completion PCWrite PCSource = 10 3 (Op = 'LW') Memory access (Op = 'SW') 5 Memory access 7 R-type completion MEM MemRead IorD = 1 MemWrite IorD = 1 RegDst = 1 RegWrite MemtoReg = 0 4 Write-back step WB RegDst=0 RegWrite MemtoReg =1

7 Instrução add por microprograma Label ALU control SRC1 SRC2 Register control Memory PCWrite control Sequencing Fetch Add PC 4 Read PC ALU Seq Add PC Extshft Read Dispatch 1 Rformat1 Func code A B Seq Write ALU Fetch Dispatch ROM 1 Op Opcode name Value R-format Rformat jmp JUMP beq BEQ lw Mem sw Mem Suponha que existe uma instrução chamada bcp em MIPS que copia um bloco de palavras de um endereço na memória para outro. Assuma que o endereço inicial está no registrador $t1, o endereço destino está no registrador $t2 e o número de palavras está em $t3. Assuma que os conteúdos destes registradores podem ser destruídos durante a execução da instrução. Escreve um programa em MIPS que implemente esta instrução. Quantas instruções serão utilizadas para copiar um bloco de 100 palavras? Indique o número total de ciclos de relógio necessários considerando os valores de CPI da implementação multiciclo. Aqui está uma seqüência possível: beq $t3, $zero, done move: lw $t4, 0($t1) sw $t4, 0($t2) addi $t1, $t1, 4 addi $t2, $t2, 4 addi $t3, $t3, 1 bne $t3, $zero, move done:... O número de ciclos necessários é determinado pelo cálculo do número de instruções requeridas. Para copiar 100 palavras, realizaremos 100 lws, 100 sws, 300 somas e 101 desvios. Utilizando o número de ciclos para cada instrução temos 500 ciclos para lws, 400 ciclos para sws, 1200 ciclos para adição e 303 ciclos para os desvios. O total l é de 2403 ciclos.