Arquitectura de Computadores II. Revisão e implementação do datapath do MIPS

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1 Arqitectra de omptadores II LESI - 3º Ano Revisão e implementação do datapath do IPS João Lís Ferreira Sobral epartamento do Informática Universidade do inho Janeiro 22

2 Revisão do datapath (P) do IPS Visão global dos passos necessários para a eecção de ma instrção (lw, sw, add, sb, and, or, slt, beq e j):. bsca da instrção à memória, tilizando o conteúdo do P para indicar a posição de memória qe contém a instrção a eectar. 2. descodificação da instrção e leitra do conteúdo de m o dois registos, tilizando os campos da instrção. 3. eecção da operação na ALU: a. lw e sw calcla o endereço de memória a aceder ($rs+imm6) b. add, sb, and, or e stl eecta a operação correspondente c. beq efecta a comparação dos dois registos 4. acesso à memória (lw e sw) o escrita do resltado (add, sb, and, or, slt e beq) 5. escrita do resltado em registos (lw) Visão global (simplificada) do P do IPS: a t a R e g i s t e r # P R e g i s t e r s A L U R e g i s t e r # R e g i s t e r # a t a a t a Os elementos qe operam em dados (i.e., ALU) são de lógica combinatória. Os elementos qe gardam estado definem o estado da máqina (i.e., memória de instrções, de dados e banco de registos) são formados por lógica seqencial. Os elementos qe gardam estado transitam para novos valores apenas nm dos bordos do relógio. Nesta implementação todas as instrções são eectadas nm só ciclo do relógio. Arqitectra de omptadores II 2 João Lís Sobral 22

3 Revisão do datapath (P) do IPS Blocos básicos do P - Bsca da instrção a d d r e s s P A d d S m a. b. P r o g r a m c o n t e r c. A d d e r a memória de instrções armazena o programa a eectar o program conter (P) indica o endereço da instrção a eectar. a ALU efecta apenas a operação de adição (adder) para calclar o endereço da próima instrção a eectar (P + 4 bytes) A d d 4 P a d d r e s s o endereço do P é tilizado para bscar na memória a instrção a realizar. Simltaneamente, o valor do P é incrementado de 4 para apontar para a próima instrção. Arqitectra de omptadores II 3 João Lís Sobral 22

4 Revisão do datapath (P) do IPS Blocos básicos do P Leitra do banco de registos e eecção R e g i s t e r n m b e r s a t a R e g i s t e r s 2 R e g a t a A L U c o n t r o l Z e r o A L U A L U r e s l t a. R e g i s t e r s b. A L U O banco de registos possibilita o acesso ao valor dos registos do processador. Nma instrção pode ser necessário, no máimo, ler dois registos e escrever o resltado nm registo (e. add $rd, $rs, $rs2) O banco de registos, em cada ciclo, coloca o valor dos registos indicados em Read register e Read register 2 em Read data e Read data 2, respectivamente, tornando desnecessário m sinal de controlo para a leitra dos registos. O qando é activado o sinal de controlo RegWrite o valor em Write ata é escrito no registo indicado em Write register. A ALU realiza as operações (adição, sbtracção, etc.. ) possindo das entradas de dados de 32 bits, ma saída de 32 bits para o resltado e m sinal adicional qe indica se o resltado da operação foi zero. O sinal de controlo ALU operation permite seleccionar a operação a realizar. 2 R e g i s t e r s 2 R e g 3 A L U o p e r a t i o n Z e r o A L U A L U r e s l t As entradas do banco de registos (Read register, Read register 2 e Write register) provêm directamente dos campos da instrção. As das entradas da ALU estão ligadas às das saídas do banco de registos. A saída da ALU deve ser ligada ao Write data do banco de registos, para qe seja possível escrever o resltado da operação no registo destino (e. add $rd, $rs, $rs2) Arqitectra de omptadores II 4 João Lís Sobral 22

5 Revisão do datapath (P) do IPS Blocos básicos do P Acesso à memória (lw e sw) e m a t a S i g n e t e n d e m a. a t a n i t b. S i g n - e t e n s i o n n i t A nidade de memória de dados permite ler e escrever na memória. O sinal Address indica a posição de memória a ler o escrever e o sinal Write data indica os dados a escrever. O sinal Read data contém o valor lido da memória. Os sinais de controlo emread e emwrite permitem seleccionar a operação de leitra o escrita, respectivamente. A nidade de etensão de sinal efecta a etensão de valores de 6 bits, em complemento para 2, para valores de 32 bits. 2 R e g i s t e r s R e g 2 3 A L U o p e r a t i o n Z e r o A L U A L U r e s l t e m a t a 6 32 S i g n e t e n d e m Nos acessos à memória (i.e. lw $rd, Imm6($rs) e sw $rs2, Imm6($rs)) o endereço a aceder é calclado através da adição de ma constante de 6 bits com o valor de m registo. Os 6 bits provém de m campo da instrção, sendo necessário estender o valor para 32 bits e ligar à ALU, bem como a primeira saída do banco de registos. A saída da ALU é tilizada para indicar o endereço a ser acedido A saída da memória é ligada ao banco de registos para possibilitar a colocação do valor lido da memória em registo (em lw) Arqitectra de omptadores II 5 João Lís Sobral 22

6 Revisão do datapath (P) do IPS Blocos básicos do P álclo de endereço de salto (beq) P + 4 f r o m i n s t r c t i o n p a t h A d d S m B r a n c h t a r g e t S h i f t l e f t 2 2 R e g i s t e r s R e g S i g n e t e n d 3 A L U o p e r a t i o n A L U Z e r o T o b r a n c h c o n t r o l l o g i c As instrções de salto relativo (beq $rs, $rs2, offset) contêm três parâmetros: os dois registos a comparar e m deslocamento de 6 bits, tilizado para calclar o endereço da próima instrção, caso a condição se verifiqe. O endereço de salto é calclado estendendo a constante de 6 para 32 bits, mltiplicando por 4 (os saltos relativos são ao nível das palavras de 4 bytes) e adicionando a P + 4 (o salto com deslocamento corresponde à instrção seginte). A condição de salto é verificada sbtraindo os valores dos dois registos. Qando o valor resltante é é activada a saída Zero, qe indica qe o salto deve ser tomado Qando o salto é tomado o endereço da próima instrção a eectar é o endereço de salto calclado. aso contrário, o salto não deve ser tomado e a instrção a eectar está no endereço P + 4 A instrção de jmp difere do beq ma vez qe é m salto absolto e sbstiti os 28 bits menos significativos do P. A sa implementação é diferente da do beq. Arqitectra de omptadores II 6 João Lís Sobral 22

7 Revisão do datapath (P) do IPS Jnção dos vários blocos básicos do P (Tipo R + lw + sw) S e l e c t A B Select (saída) A B A b i t w i d e 2 - t o - m l t i p l e o r Um mltipleer permite seleccionar ma saída entre várias entradas, através de m sinal de controlo (neste caso, designado por select) Uma mesma nidade não pode ser sada várias vezes no mesmo ciclo. Em ciclos diferentes, as várias nidades podem ser tilizadas para instrções distintas (e. a ALU e o banco de registos) 4 A d d A segnda entrada da ALU pode provir do banco de registos (Read data 2, em instrções tipo R e beq) o da nidade de etensão de sinal (instrções tipo I, nomeadamente lw e sw). O mltipleer permite seleccionar (através de ALUSrc) ma das sas entradas consoante a instrção a eectar P a d d r e s s 2 R e g R e g i s t e r s 2 A L U S r c 3 A L U o p e r a t i o n Z e r o A L U A L U r e s l t e m a t a e m t o R e g 6 S i g n 32 e t e n d e m O valor qe é escrito no banco de registos pode provir da memória (lw) o da ALU (otras instrções) Arqitectra de omptadores II 7 João Lís Sobral 22

8 Revisão do datapath (P) do IPS Jnção dos vários blocos básicos do P Sporte a beq O sporte à instrção beq implica a introdção de mais m mltipleer, controlado pelo sinal PSrc, para permitir a escolher o próimo valor do P: eecção seqencial (P + 4) o o valor calclador pelo beq. P S r c 4 A d d S h i f t l e f t 2 A d d A L U r e s l t P a d d r e s s 2 R e g i s t e r s 2 R e g 6 32 S i g n e t e n d A L U S r c 3 A L U o p e r a t i o n Z e r o A L U A L U r e s l t e m e m a t a e m t o R e g Sinais de controlo para a ALU A tabela de verdade para a ALU: ALU operation Operação realizada AN OR adição sbtracção set on less than A nidade ALU ontrol, controlada através do sinal ALUOp, gera o sinal ALUOperation em fnção dos campos opcode de fnct, através da seginte tabela: Instrção ALUOp ampo ALU Operação fnct operation LW adição SW adição BEQ sbtracção Tipo R (add) adição Tipo R (sb) sbtracção Tipo R (and) and Tipo R (or) or Tipo R (slt) set on less than Arqitectra de omptadores II 8 João Lís Sobral 22

9 Revisão do datapath (P) do IPS Finalização do P ampos da Instrção O registo destino pode encontrar-se no campo [5-] o no campo [2-6], o qe obriga à introdção de mais m mltipleer (Regst) O campo da instrção [5-] é tilizado pelo ALU control para gerar os sinais necessários para a ALU em instrções do tipo R. Tipo R Op Rs Rs Rd Fnct Tipo I (lw e sw) Op Rs Rd immediate Tipo I (beq) Op Rs Rs2 immediate O primeiro registo é sempre especificado no campo da instrção [25-2] enqanto o segndo registo está no campo [2-6], logo estes dois campos da instrção são ligados a Read register e Read register 2, respectivamente. A constante (Imm6) de 6 bits está sempre no campo da instrção [5-], logo este campo é ligado à nidade de etensão de sinal. Qando é tilizada ma constante e m registo esse registo é especificado no campo [25-2] P S r c 4 A d d R e g S h i f t l e f t 2 A d d A L U r e s l t P a d d r e s s [ 3 ] [ ] [ 2 6 ] [ 5 ] R e g s t [ 5 ] 2 2 R e g i s t e r s 6 S i g n 32 e t e n d A L U S r c A L U c o n t r o l Z e r o A L U A L U r e s l t e m a t a e m e m t o R e g [ 5 ] A L U O p Arqitectra de omptadores II 9 João Lís Sobral 22

10 Revisão do datapath (P) do IPS Sporte à instrção jmp (j end) Tipo J (J) Op address A instrção j é m salto incondicional, cjo endereço destino é o endereço de 26 bits, inclído na instrção. A Os restantes 4 bits são retirados de P + 4 À constante de 26 bits são adicionados dois bits à direita (i.e., mltiplicada por qatro). Endereço de salto P+4[3-28] address O sporte à instrção j reqer a introdção de m mltipleer adicional e de m novo sinal de controlo (jmp). Este mltipleer permite seleccionar o próimo valor do P. [ 25 ] S h i f t J m p a d d r e s s [ 3 ] l e f t A d d P + 4 [ ] [ ] o n t r o l R e g s t J m p B r a n c h e m e m t o R e g A L U O p e m A L U S r c R e g S h i f t l e f t 2 A d d A L U r e s l t P a d d r e s s [ 3 ] [ 25 2 ] [ 2 6 ] [ 5 ] 2 R e g i s t e r s 2 Z e r o A L U A L U r e s l t a t a [ 5 ] 6 32 S i g n e t e n d A L U c o n t r o l [ 5 ] Arqitectra de omptadores II João Lís Sobral 22

11 Revisão do datapath (P) do IPS Unidade de controlo Resmo dos sinais de controlo: Sinal Efeito qando inactivo () Efeito qando activo () Regst O registo destino provém do campo rt (I[2-6]) O registo destino provém do campo rd (I[5-]) RegWrite nenhm O valor em Write data é escrito no registo indicado em Write register ALUSrc O segnda entrada da ALU tiliza o valor do segndo registo (Read data 2) O segnda entrada da ALU tiliza o campo Imm6, estendido para 32 bits PSrc O próimo valor do P é P+4 O valor do P é o destino do salto emread nenhm O endereço de memória é lido e colocado em Read data emwrite nenhm Os dados em Write data são escritos no endereço de memória emtoreg Os dados a escrever nm registo provêm da ALU Os dados a escrever nm registo provêm da memória O sinal PSrc deve ser activado qando a saída Zero da ALU está activa e a instrção em eecção é m beq, o qe é implementado através do AN de m novo sinal branch (calclado do opcode da instrção) com Zero. 4 A d d [ ] o n t r o l R e g s t B r a n c h e m e m t o R e g A L U O p e m A L U S r c R e g S h i f t l e f t 2 A d d A L U r e s l t P S r c P a d d r e s s [ 3 ] [ 25 2 ] [ 2 6 ] [ 5 ] 2 R e g i s t e r s 2 Z e r o A L U A L U r e s l t a t a [ 5 ] 6 32 S i g n e t e n d A L U c o n t r o l [ 5 ] A nidade de controlo pode ser resmida na seginte tabela: Instrção Reg ALU emto Reg em em st Src Reg Write Read Write Branch ALU op Tipo R lw sw X X beq X X Arqitectra de omptadores II João Lís Sobral 22

12 Implementação do P do IPS ltipleer A B S A B S = ( A. S) + ( B. S) A B S ALU ontrol Instrção ALUOp ampo ALU Operação fnct operation LW, SW adição BEQ sbtracção Tipo R (add) adição Tipo R (sb) sbtracção Tipo R (and) and Tipo R (or) or Tipo R (slt) set on less than Trata-se de ma fnção com 8 entradas (2 bits de ALUOp e 6 bits de Fnct) e 3 saídas: ALUOp Fnct ALU ALUOp ALUOp F5 F4 F3 F2 F F operation X X X X X X X X X X X X X X X X X X X X X X X X X X X X Após algmas simplificações (nomeadamente, intrdzindo don t cares adicionais) a fnção pode ser implementada pelo seginte circito: A L U O p A L U O p A L U O p A L U c o n t r o l b l o c k F 3 O p e r a t i o n 2 F ( 5 ) F 2 F F O p e r a t i o n O p e r a t i o n O p e r a t i o n Arqitectra de omptadores II 2 João Lís Sobral 22

13 Implementação do P do IPS Unidade de controlo Instrção Reg ALU emto Reg em em st Src Reg Write Read Write Branch ALU op Tipo R lw sw X X beq X X Trata-se de ma fnção com 6 entradas (6 bits de opcode da instrção) e 9 saídas (8 sinais de controlo): Opode Reg ALU emto Reg em em Op[5-] st Src Reg Write Read Write Branch ALU op X X X X A implementação com ma PLA (m array ANs segido por m array de ORs): Entradas O p 5 O p 4 O p 3 O p 2 O p O p R - f o r m a t I w s w b e q R e g s t A L U S r c e m t o R e g R e g e m e m B r a n c h A L U O p Saídas A L U O p O Arqitectra de omptadores II 3 João Lís Sobral 22

14 Implementação do P do IPS Banco de registos n m b e r n m b e r 2 R e g i s t e r f i l e 2 Os registos podem ser implementados através de flip-flops do tipo. A leitra é implementada por m mltipleer qe selecciona o registo cjo valor é apresentado na saída: n m b e r n m b e r 2 R e g i s t e r R e g i s t e r R e g i s t e r n R e g i s t e r n 2 A escrita é implementada através de m descodificador: R e g i s t e r n m b e r n - t o - d e c o d e r n n R e g i s t e r R e g i s t e r R e g i s t e r R e g i s t e r n R e g i s t e r n Arqitectra de omptadores II 4 João Lís Sobral 22

15 Implementação do P do IPS emória SRA (static Random access memory) A SRA possi ma configração específica, geralmente caracterizada pelo número de localizações endereçáveis e a largra de cada endereço (i.e., número de bits de cada célla). Por eemplo, ma SRA de 32K 8 possi 32K céllas, cada ma com 8 bits. Neste caso são necessárias 5 linhas de endereço: 5 h i p s e l e c t O t p t e n a b l e e n a b l e S R A 8 32 K 8 o t [ 7 ] i n [ 7 ] 8 A SRA pode ser implementada por latches, com ma entrada Enable para controlar a saída three-state. Eemplo de ma 4 2 SRA: i n [ ] i n [ ] e n a b l e l a t c h Q E n a b l e l a t c h Q E n a b l e 2 - t o - 4 d e c o d e r l a t c h Q l a t c h Q E n a b l e E n a b l e l a t c h Q l a t c h Q E n a b l e E n a b l e 2 l a t c h Q l a t c h Q E n a b l e E n a b l e 3 o t [ ] o t [ ] Arqitectra de omptadores II 5 João Lís Sobral 22

16 Implementação do P do IPS emória SRA (static random access memory) Os descodificadores tilizados na SRA podem ter ma dimensão elevada. Por eemplo ma SRA de 6K 8 necessita de m descodificador 4 para 6K! Para diminir a compleidade do descodificadores, pode ser tilizada ma descodificação a dois níveis: [ 4 6 ] 9 - t o d e c o d e r S R A S R A S R A S R A S R A S R A S R A S R A [ 5 ] 6 4 o t 7 o t 6 o t 5 o t 4 o t 3 o t 2 o t o t Por eemplo, esta configração evita a tilização de m descodificador 5 para 32K o de m mltipleer de 32K para. A SRA é caracterizada pelo tempo de acesso, qe varia entre 5 ns e 25 ns (em 997). Recentemente foi introdzida SRA síncrona (e também RA) qe permitem transferências em brst de endereços seqenciais, o qe amenta o débito da memória. Arqitectra de omptadores II 6 João Lís Sobral 22

17 Implementação do P do IPS emória RA (dynamic random access memory) Ao contrário da SRA, a RA apenas mantém m valor nma célla drante m período de tempo, sendo necessário refrescar esse valor com intervalos de milisegndos. Uma célla de RA é constitída por m transistor e m condensador, o qe permite atingir densidades por chip mito speriores à da SRA (qe reqer entre 4 e 6 por célla). Word line Pass transistor apacitor Bit line A RA tiliza ma descodificação em dois níveis, constitída por m acesso a ma linha segido pela selecção da colna dessa linha. R o w d e c o d e r - t o a r r a y [ ] o l m n l a t c h e s o t Os sinais de linha e colna tilizam os mesmos pinos do chip de memória. O par de sinais RAS (Row Access Stobe) e AS (olmn Access Strobe) é tilizado para destingir os dois tipos de sinais. As memórias RA são bastante mais lentas qe as SRA (m factor entre 5 e ). Os tempos de acesso variam entre 6ns e ns (em 997) Nas memórias recentes, devido à tilização de brst os acesso a elementos da mesma linha são sbstancialmente inferiores (cerca de 25ns) As memórias RA-E contêm bits adicionais redndantes qe permitem detectar e corrigir erros. Arqitectra de omptadores II 7 João Lís Sobral 22

18 Bibliografia Secções 5., 5.2, 5.3, 2 e B5 de ompter Organization and esign: the hardware /software interface,. Patterson and J. Henessy, organ Kafmann, 2ª edição, 998. Adicional: Qem não estiver sficientemente familiarizado com o conjnto de instrções e com o código máqina do IPS deve ler previamente todo o capítlo 3 do livro. Arqitectra de omptadores II 8 João Lís Sobral 22