Organização de Unidades de Processamento
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1 Organização de Unidades de Processamento João Canas Ferreira Março de 2004 Contém figuras de: Computer Organization & Design, D. A Patterson e J. L. Hennessy, 2 a ed. (cap. 5) c JCF, 2004 ASPD (FEUP/LEEC) Organização de Unidades de Processamento 1/45
2 Aspectos gerais Especificação das instruções genérico Construção do caminho de dados Unidade de controlo uniciclo Funcionamento do caminho de dados Saltos Desempenho da implementação uniciclo Modificações do caminho de dados Execução faseada de instruções Unidade de controlo baseada em máquinas de estados Unidade de controlo microprogramada Formato das micro-instruções Implementação do microprograma c JCF, 2004 ASPD (FEUP/LEEC) Organização de Unidades de Processamento 2/45
3 Aspectos gerais Especificação das instruções genérico Construção do caminho de dados Implementação de um processador Subconjunto de instruções do CPU MIPS R2000. operações aritméticas/lógicas: add, sub, and, or e slt instruções de acesso a memória: lw e sw instruções de controlo de fluxo: j e beq Todas as instruções têm o mesmo comprimento: 32 bits. Três formatos diferentes: R, I e? Número reduzido de modos de endereçamento. Acesso a memória por instruções dedicadas (load/store). Optimizar a situação mais frequente. Simplicidade favorece a regularidade. c JCF, 2004 ASPD (FEUP/LEEC) Organização de Unidades de Processamento 3/45
4 Aspectos gerais Especificação das instruções genérico Construção do caminho de dados Sistema digital síncrono Para esta implementação vamos assumir que todos os elementos são sensíveis ao flanco do sinal de relógio (edge-triggered). c JCF, 2004 ASPD (FEUP/LEEC) Organização de Unidades de Processamento 4/45
5 Aspectos gerais Especificação das instruções genérico Construção do caminho de dados Estrutura abstracta do caminho de dados A figura mostra as principais unidades funcionais de um CPU e o fluxo de dados entre elas. O diagrama não mostra como o fluxo é controlado. c JCF, 2004 ASPD (FEUP/LEEC) Organização de Unidades de Processamento 5/45
6 Aspectos gerais Especificação das instruções genérico Construção do caminho de dados Codificação das instruções aritméticas/lógicas Formato R (operações entre registos): rd rs op rt op rs rt rd shamt funct 0 6 bits 5 bits 5 bits 5 bits 5 bits 6 bits Instrução op rs rt rd shamt funct add 0 reg reg reg 0 32 add 0 reg reg reg 0 34 and 0 reg reg reg 0 36 or 0 reg reg reg 0 37 slt (<) 0 reg reg reg 0 42 c JCF, 2004 ASPD (FEUP/LEEC) Organização de Unidades de Processamento 6/45
7 Aspectos gerais Especificação das instruções genérico Construção do caminho de dados Codificação dos acessos a memória Formato I (inclui valor imediato) op rs rt end/imediato 6 bits 5 bits 5 bits 16 bits Instrução op rs rt imediato/endreço lw 35 reg reg imediato sw 43 reg reg imediato rt é o registo afectado (rs é usado para o cálculo do endereço) c JCF, 2004 ASPD (FEUP/LEEC) Organização de Unidades de Processamento 7/45
8 Aspectos gerais Especificação das instruções genérico Construção do caminho de dados Codificação dos saltos Salto condicional: formato I. Instrução op rs rt imediato/endereço beq 4 reg reg deslocamento Salto incondicional: formato J op endereço bits 26 bits MSb endereço 00 do PC 2 4 bits 26 bits bits c JCF, 2004 ASPD (FEUP/LEEC) Organização de Unidades de Processamento 8/
9 Aspectos gerais Especificação das instruções genérico Construção do caminho de dados Obtenção de instruções Secção do caminho de dados que lê uma instrução de memória e incrementa o contador do programa (program counter). c JCF, 2004 ASPD (FEUP/LEEC) Organização de Unidades de Processamento 9/45
10 Aspectos gerais Especificação das instruções genérico Construção do caminho de dados Registos e ALU Banco de registos: os valores da saída são determinados pelas entradas de selecção correspondentes. A escrita é activada por um sina edge-triggered. É legal ler e escreve simultaneamente no mesmo ciclo de relógio. A unidade de processamento executa as diversas operações sobre valores de 32 bits. c JCF, 2004 ASPD (FEUP/LEEC) Organização de Unidades de Processamento 10/45
11 Aspectos gerais Especificação das instruções genérico Construção do caminho de dados Acesso a memória A memória (externa) tem dois sinais de controlo (leitura e escrita); apenas um deles está activo num dado instante. A saída só tem valores válidos durante uma operação de leitura. A unidade de extensão de sinal produz um valor de 32 bits a partir de um de 16 bits. c JCF, 2004 ASPD (FEUP/LEEC) Organização de Unidades de Processamento 11/45
12 Aspectos gerais Especificação das instruções genérico Construção do caminho de dados Avaliação de condições e saltos A ALU avalia a condição e um somador adicional é usado para calcular o destino (branch target). O deslocamento (de 2 bits) apenas perde bits de sinal e permite aumentar a distância de salto. c JCF, 2004 ASPD (FEUP/LEEC) Organização de Unidades de Processamento 12/45
13 Aspectos gerais Especificação das instruções genérico Construção do caminho de dados simples Este caminho de dados suporta todas as instruções básicas, com excepção dos saltos incondicionais (instrução j). Qualquer instrução é implementada num ciclo de relógio. c JCF, 2004 ASPD (FEUP/LEEC) Organização de Unidades de Processamento 13/45
14 Unidade de controlo uniciclo Funcionamento do caminho de dados Saltos detalhado Esta ilustração do caminho de dados inclui todos os multiplexadores e linhas de controlo necessários. c JCF, 2004 ASPD (FEUP/LEEC) Organização de Unidades de Processamento 14/45
15 Unidade de controlo uniciclo Funcionamento do caminho de dados Saltos e unidade de controlo c JCF, 2004 ASPD (FEUP/LEEC) Organização de Unidades de Processamento 15/45
16 Unidade de controlo uniciclo Funcionamento do caminho de dados Saltos Obtenção de uma instrução c JCF, 2004 ASPD (FEUP/LEEC) Organização de Unidades de Processamento 16/45
17 Unidade de controlo uniciclo Funcionamento do caminho de dados Saltos Obtenção de operandos c JCF, 2004 ASPD (FEUP/LEEC) Organização de Unidades de Processamento 17/45
18 Unidade de controlo uniciclo Funcionamento do caminho de dados Saltos Activação da ALU c JCF, 2004 ASPD (FEUP/LEEC) Organização de Unidades de Processamento 18/45
19 Unidade de controlo uniciclo Funcionamento do caminho de dados Saltos Armazenamento do resultado c JCF, 2004 ASPD (FEUP/LEEC) Organização de Unidades de Processamento 19/45
20 Unidade de controlo uniciclo Funcionamento do caminho de dados Saltos Acesso à memória de dados c JCF, 2004 ASPD (FEUP/LEEC) Organização de Unidades de Processamento 20/45
21 Unidade de controlo uniciclo Funcionamento do caminho de dados Saltos Saltos condicionais c JCF, 2004 ASPD (FEUP/LEEC) Organização de Unidades de Processamento 21/45
22 Unidade de controlo uniciclo Funcionamento do caminho de dados Saltos Saltos incondicionais c JCF, 2004 ASPD (FEUP/LEEC) Organização de Unidades de Processamento 22/45
23 Desempenho da implementação uniciclo Modificações do caminho de dados Execução faseada de instruções Unidade de controlo baseada em máquinas de estados Cenário 1 Assuma que as unidades funcionais têm os seguintes tempos de resposta: unidade de memória: 2 ns ALU e somadores: 2 ns banco de registos: 1 ns Assuma que as outras unidades não introduzem atrasos. Qual é o menor período de relógio para que o circuito funcione correctamente? [8 ns] c JCF, 2004 ASPD (FEUP/LEEC) Organização de Unidades de Processamento 23/45
24 Desempenho da implementação uniciclo Modificações do caminho de dados Execução faseada de instruções Unidade de controlo baseada em máquinas de estados Cenário 2 Assumindo os mesmos tempos de resposta que anteriormente, suponha agora que a duração do ciclo de relógio pode ser variada de acordo com a instrução a processar, de forma a que cada instrução dure apenas o tempo necessário. Assuma a seguinte composição de instruções: loads: 24% stores: 12% instruções do tipo R: 44% saltos condicionais: 18% saltos: 2% Qual é o menor período de relógio médio para que o circuito funcione correctamente? [6,3 ns] melhoria de 1,27 vezes c JCF, 2004 ASPD (FEUP/LEEC) Organização de Unidades de Processamento 24/45
25 Desempenho da implementação uniciclo Modificações do caminho de dados Execução faseada de instruções Unidade de controlo baseada em máquinas de estados Problema central da implementação uniciclo Numa implementação uniciclo, todas as instruções demoram o mesmo tempo. O período do relógio é determinado pela instrução mais prolongada. Uma parte apreciável do desempenho é perdida. Como resolver o problema? Aumentar a granularidade temporal: Decompor a operação do percurso de dados em várias secções mais curtas; cada instrução tem pode ter um número diferente de secções. c JCF, 2004 ASPD (FEUP/LEEC) Organização de Unidades de Processamento 25/45
26 Desempenho da implementação uniciclo Modificações do caminho de dados Execução faseada de instruções Unidade de controlo baseada em máquinas de estados multiciclo c JCF, 2004 ASPD (FEUP/LEEC) Organização de Unidades de Processamento 26/45
27 Desempenho da implementação uniciclo Modificações do caminho de dados Execução faseada de instruções Unidade de controlo baseada em máquinas de estados multiciclo - detalhe c JCF, 2004 ASPD (FEUP/LEEC) Organização de Unidades de Processamento 27/45
28 Desempenho da implementação uniciclo Modificações do caminho de dados Execução faseada de instruções Unidade de controlo baseada em máquinas de estados multiciclo completo c JCF, 2004 ASPD (FEUP/LEEC) Organização de Unidades de Processamento 28/45
29 Desempenho da implementação uniciclo Modificações do caminho de dados Execução faseada de instruções Unidade de controlo baseada em máquinas de estados Obtenção de instruções Operações: IR = Mem[PC]; PC = PC + 4; Leitura: MemRead, IRWrite, IorD = 0 (PC é a fonte). Incrementar PC: ALUSrcA = 0, ALUSrcB=01, ALUOp=00, PCWrite c JCF, 2004 ASPD (FEUP/LEEC) Organização de Unidades de Processamento 29/45
30 Desempenho da implementação uniciclo Modificações do caminho de dados Execução faseada de instruções Unidade de controlo baseada em máquinas de estados Descodificação de instruções e acesso a registos Operações: A = Reg[IR[25-21]]; B = Reg[IR[20-16]]; ALUOut = PC + (ext (IR[15-0]) << 2) Cálculo do destino : ALUSrcA=0, ALUSrcB=11, ALUOp=00 Nesta fase ainda não é conhecida a instrução: apenas são efectuadas operações que podem ser feitas para qualquer instrução ou que não sejam prejudiciais. c JCF, 2004 ASPD (FEUP/LEEC) Organização de Unidades de Processamento 30/45
31 Desempenho da implementação uniciclo Modificações do caminho de dados Execução faseada de instruções Unidade de controlo baseada em máquinas de estados Execução... Referência a memória: ALUOut = A + ext(ir[15-0]); ALUSrcA=1, ALUSrcB=10, ALUOp=00 Instrução do tipo R: ALUOut = A op B; ALUSrcA=1, ALUSrcB=00, ALUOp=10 Salto condicional: if (A == B) PC = ALUOut; ALUSrcA=1, ALUSrcB=00, ALUOp=01, PCCondWrite, PCSource=01 Salto incondicional: PC = PC[31-28] (IR[25-0] << 2) PCWrite, PCSource=10 c JCF, 2004 ASPD (FEUP/LEEC) Organização de Unidades de Processamento 31/45
32 Desempenho da implementação uniciclo Modificações do caminho de dados Execução faseada de instruções Unidade de controlo baseada em máquinas de estados Acesso a memória ou finalização Escrita (store): Mem[ALUOut] = B; MemWrite Leitura (load): MDR = Mem[ALUOut]; MemRead, IOrD=1, MDR é alterado em qualquer ciclo de relógio Instrução do tipo R: Reg[IR[15-11]] = ALUOut; RegDst=1, RegWrite, MemtoReg=0 c JCF, 2004 ASPD (FEUP/LEEC) Organização de Unidades de Processamento 32/45
33 Desempenho da implementação uniciclo Modificações do caminho de dados Execução faseada de instruções Unidade de controlo baseada em máquinas de estados Finalização de leitura Finalmente... : Leitura (load): Reg[IR[20-16]]=MDR; RegDst=0, RegWrite, MemtoReg=1 Já está... c JCF, 2004 ASPD (FEUP/LEEC) Organização de Unidades de Processamento 33/45
34 Desempenho da implementação uniciclo Modificações do caminho de dados Execução faseada de instruções Unidade de controlo baseada em máquinas de estados CPI da implementação multiciclo Assuma a distribuição de instruções seguinte: load: 22% store: 11% instruções de tipo R: 49% saltos condicionais: 16% saltos incondicionais: 2% Qual é o CPI da implementação multiciclo? [4,04] c JCF, 2004 ASPD (FEUP/LEEC) Organização de Unidades de Processamento 34/45
35 Desempenho da implementação uniciclo Modificações do caminho de dados Execução faseada de instruções Unidade de controlo baseada em máquinas de estados Estrutura global da máquina de estados c JCF, 2004 ASPD (FEUP/LEEC) Organização de Unidades de Processamento 35/45
36 Desempenho da implementação uniciclo Modificações do caminho de dados Execução faseada de instruções Unidade de controlo baseada em máquinas de estados MEF: Obtenção e descodificação de instruções c JCF, 2004 ASPD (FEUP/LEEC) Organização de Unidades de Processamento 36/45
37 Desempenho da implementação uniciclo Modificações do caminho de dados Execução faseada de instruções Unidade de controlo baseada em máquinas de estados MEF: Referências a memória c JCF, 2004 ASPD (FEUP/LEEC) Organização de Unidades de Processamento 37/45
38 Desempenho da implementação uniciclo Modificações do caminho de dados Execução faseada de instruções Unidade de controlo baseada em máquinas de estados MEF: Completa c JCF, 2004 ASPD (FEUP/LEEC) Organização de Unidades de Processamento 38/45
39 Desempenho da implementação uniciclo Modificações do caminho de dados Execução faseada de instruções Unidade de controlo baseada em máquinas de estados MEF: Implementação c JCF, 2004 ASPD (FEUP/LEEC) Organização de Unidades de Processamento 39/45
40 Unidade de controlo microprogramada Formato das micro-instruções Implementação do microprograma Como simplificar a implementação da secção de controlo Para um processador complexo, a MEF pode ter milhares de estados e ainda mais transições. Alternativa: Considerar o conjunto de sinais de controlo que devem ser activados em cada ciclo como uma micro-instrução a ser executada pelo caminho de dados. Executar uma micro-instrução = activar os sinais especificados Também é necessário especificar a sequência das instruções. c JCF, 2004 ASPD (FEUP/LEEC) Organização de Unidades de Processamento 40/45
41 Unidade de controlo microprogramada Formato das micro-instruções Implementação do microprograma Campos das micro-instruções Campo Controlo ALU SRC1 SRC2 Controlo Reg Memória Controlo PCWrite Sequenciamento Função operação efectuada pela ALU fonte do 1 o perando da ALU fonte do 2 o operando da ALU leitura ou escrita dos registos e origem de valor para escrita leitura (e origem) ou escrita (e destino) actualização do contador modo de escolha da próxima microinstrução c JCF, 2004 ASPD (FEUP/LEEC) Organização de Unidades de Processamento 41/45
42 Unidade de controlo microprogramada Formato das micro-instruções Implementação do microprograma Valores legais dos campos da microinstrução Campo Valores legais Etiqueta string (dígito indica tabela de despacho) Controlo ALU add, sub, func SRC1 PC, A SRC2 B, 4, xt, xtsh, read Controlo Reg wr ALU (usa rd), wr MDR (usa rt) Memória rd PC, rd ALU, wr ALU (B tem dados) Controlo PCWrite ALU, cond (ver cond. ALU), end Sequenciamento seq, Fetch, to i (i=1 ou 2) c JCF, 2004 ASPD (FEUP/LEEC) Organização de Unidades de Processamento 42/45
43 Unidade de controlo microprogramada Formato das micro-instruções Implementação do microprograma : Implementação c JCF, 2004 ASPD (FEUP/LEEC) Organização de Unidades de Processamento 43/45
44 Unidade de controlo microprogramada Formato das micro-instruções Implementação do microprograma : Sequenciador PLA/ROM 1 Estado + MUX AddrCtl 0 ROM 1 (despacho) ROM 2 (despacho) Opcode c JCF, 2004 ASPD (FEUP/LEEC) Organização de Unidades de Processamento 44/45
45 Unidade de controlo microprogramada Formato das micro-instruções Implementação do microprograma O microprograma Etiq. Op. SRC1 SRC2 Reg. Mem PCWr Seq Fetch add PC 4 rd PC ALU seq Add PC xtsh read to 1 Mem1 add A xt to 2 LW2 rd ALU seq wr MDR Fetch SW2 wr ALU Fetch RForm1 func A B Fetch wr ALU Fetch BEQ1 sub A B cond Fetch JUMP1 end Fetch c JCF, 2004 ASPD (FEUP/LEEC) Organização de Unidades de Processamento 45/45
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