UNIOESTE Universidade Estadual do Oeste do Paraná Departamento de Engenharias e Ciências Exatas Campus de Foz do Iguaçu. Pipeline Conflitos

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1 UNIOESTE Universidade Estadal do Oeste do Paraná Departamento de Engenharias e Ciências Eatas Camps de Foz do Igaç Pipeline Prof.: Fabiana Frata Frlan Peres Foz do Igaç (definição) Sitação em qe a instrção seginte não pode ser eectada no próimo ciclo de clock; Eistem vários tipos de conflitos, entre eles estão: estrtrais; de controle; de dados; 2 1

2 (estrtral) Sitação onde o hardware não sporta a combinação de instrções qe o pipelined deseja eectar nm mesmo ciclo de clock; Fazendo analogia com a lavagem de ropas, ocorreria m conflito estrtral se a máqina de lavar e secar fosse a mesma e e qisesse lavar m conjnto de ropas e secar m otro conjnto; No caso da eecção das instrções no processador em estdo, ocorreria m conflito estrtral se por eemplo a arqitetra tivesse ma única memória e esta só sportasse m acesso por ciclo; Com isso qando ocorresse a eecção de ma instrção de acesso a mémória ocorreria m conflito estrtral; 3 (de dados) A eecção de ma instrção depende do resltado de otra qe ainda está em eecção; Eemplo: Add $s0, $t0, $t1 Sb $t2, $s0, $t3 Program eection order Time (in instrctions) add $s0, $t0, $t IF ID EX E sb $t2, $s0, $t3 IF ID EX E 4 2

3 Solções: (de dados) Deiar qe o compilador resolva (reorganizando a seqencia de instrções): Não resolve totalmente pois ocorre com mita freqencia; Inserir bolhas: Acarreta retardo; Adiatamento de resltados: Detectar o conflito e então adiantar o resltado; 5 (de dados adiantamento de resltados) Time (in clock cycles) Vale of register $2: Program eection order (in instrctions) sb $2, $1, $3 CC 1 CC 2 CC 3 CC 4 CC 5 CC 6 I CC 7 CC 8 CC / D and $12, $2, $5 I D or $13, $6, $2 I D add $14, $2, $2 I D sw $15, 100($2) I D 6 3

4 (de dados adiantamento de resltados) Time (in clock cycles) CC 1 CC 2 CC 3 CC 4 CC 5 CC 6 CC 7 CC 8 CC 9 Vale of register $2 : / Vale of EX/E : X X X 20 X X X X X Vale of E/ : X X X X 20 X X X X Program eection order (in instrctions) sb $2, $1, $3 I D and $12, $2, $5 I D or $13, $6, $2 I D add $14, $2, $2 I D sw $15, 100($2) I D 7 (de dados adiantamento de resltados) Conflito no estágio E: If( (EX/E.regWrite) and (EX/E.isterRd 0) and (EX/E.isterRd = ID/EX.isterRs)) Forward.A=10 If( (EX/E.regWrite) and (EX/E.isterRd 0) and (EX/E.isterRd = ID/EX.isterRt)) Forward.B=10 Conflito no estágio : If( (E/ER.regWrite) and (E/ER.isterRd 0) and (E/ER.isterRd = ID/EX.isterRs)) Forward.A=01 If( (E/ER.regWrite) and (E/ER.isterRd 0) and (E/ER.isterRd = ID/EX.isterRt)) Forward.B=01 8 4

5 (de dados adiantamento de resltados) O qe ocorre qando temos a seginte seqencia de instrções? Add $1, $1, $2 Add $1, $1, $3 (soma de vetores) Add $1, $1, $4 Conflito no estágio : If( (E/ER.regWrite) and (E/ER.isterRd 0) and (EX/E.isterRd ID/EX.isterRs) and (E/ER.isterRd = ID/EX.isterRs)) Forward.A=01 If( (E/ER.regWrite) and (E/ER.isterRd 0) and (EX/E.isterRd ID/EX.isterRt) and (E/ER.isterRd = ID/EX.isterRt)) Forward.B=01 9 (de dados adiantamento de resltados) ID /E X E X / E E /W B R e gisters F or w ard A A L U D a ta m e m ory R s R t R t R d F orw a rd B Fo rw a rding nit E X / E.R eg isterr d E /W B.R e gisterr d b. With forwarding 10 5

6 (de dados adiantamento de resltados) ID/EX EX/E Control E/ IF/ID EX PC Instrction Instrction isters ALU Data IF/ID.isterRs Rs IF/ID.isterRt Rt IF/ID.isterRt IF/ID.isterRd Rt Rd EX/E.isterRd Forwarding nit E/.isterRd 11 (de dados por paradas) Adiantamento não resolve todos os casos de conflitos de dados: Program eection order (in instrctions) lw $2, 20($1) Time (in clock cycles) CC 1 CC 2 CC 3 CC 4 CC 5 CC 6 I D CC 7 CC 8 CC 9 and $4, $2, $5 I D or $8, $2, $6 I D add $9, $4, $2 I D slt $1, $6, $7 I D 12 6

7 Inserção de ma parada: lw $2, 20($1) Program Time (in clock cycles) eection order (in instrctions) CC 1 CC 2 CC 3 CC 4 CC 5 CC 6 I D (de dados por paradas) CC 7 CC 8 CC 9 CC 10 and $4, $2, $5 I D or $8, $2, $6 add $9, $4, $2 I I D bbble I D slt $1, $6, $7 I D 13 If( (ID/EX.emRead) and ((ID/EX.isterRt=IF/ID.isterRs) or (ID/EX.isterRt=IF/ID.isterRt) Stall the pipeline (de dados por paradas) Hazard detection nit ID/EX.emRead ID/EX IF/IDWrite Control 0 EX/E E/ IF/ID EX PCWrite PC Instrction Instrction isters ALU Data IF/ID.isterRs IF/ID.isterRt IF/ID.isterRt IF/ID.isterRd Rt Rd EX/E.isterRd ID/EX.isterRt Rs Rt Forwarding nit E/.isterRd 14 7

8 (de controle) Necessidade de tomar ma decisão com base nos resltados de ma instrção (em eecção) enqanto otras estão sendo eectadas; Eemplo: P ro gram e e c tio n o rd e r (in instrctions) T im e ad d $ 4, $ 5, $ 6 Ins trc tio n fe tc h R e g A LU D a ta a cc e s s R eg b eq $ 1, $2, ns In str c tio n fe tc h R eg A L U D a ta a cce ss R eg lw $3, 300 ($0) 2 n s In strc tio n fe tc h R e g A LU D ata a c ce ss R e g 15 Solções: Deiar qe o compilador resolva (reorganizando a seqencia de instrções): Nem sempre é possível; Inserir bolhas: Acarreta retardo; Presspor qe o desvio não será realizado; Caso o desvio ocorra descartamos as instrções qe estão sendo bscadas e decodificadas; Predição dinamica do desvio: Emprego de m bffer : tabela histórica para desvios condicionais; (de controle) 16 8

9 Solções(cont.): IF.Flsh Redzir o retardo: (de controle) Hazard detection nit ID/EX EX/E Control 0 E/ IF/ID EX PC 4 Instrction Shift left 2 isters = ALU Data Sign etend Forwarding nit 17 (de controle) Gerado por eceções: Eemplo: overflow; Deve desviar a eecção para o endereço de tratamento de eceção; Só sabemos no estagio EX Devemos eliminar as instrções anteriores 18 9

10 (de controle) 19 10