Aula 21: UCP: Instrução Jump, Monociclo vs. Multiciclo, Pipeline

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1 Aula 21: UCP: Instrução Jump, Monociclo vs Multiciclo, Pipeline Diego Passos Universidade Federal Fluminense Fundamentos de Arquiteturas de Computadores Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 1 / 47

2 Revisão Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 2 / 47

3 Na Aula Passada Praticamente terminamos a implementação do nosso processador Combinamos os caminhos de dados para cada instrução em um único Através de linhas de controle e componentes de controle, caminho de dados se comporta como esperado Conseguimos executar várias instruções diferentes Mas o projeto não estava completo Faltava a implementação da instrução jump Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 3 / 47

4 Na Aula de Hoje Três objetivos: Completar nossa implementação com a instrução jump Entender a diferença de uma implementação monociclo para uma multiciclo Discutir como um processador pode implementar um pipeline Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 4 / 47

5 A Instrução Jump Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 5 / 47

6 Instrução Jump: Relembrando Instrução de desvio incondicional Sempre alteramos o PC para o endereço de desvio Utiliza um terceiro formato, diferente das demais instruções vistas até aqui 6 bits de OpCode 26 de imediato Cálculo do novo PC: Multiplica-se o imediato por 4 Deslocamento de 2 bits para a esquerda Combina-se o resultado com os 4 bits mais significativos do PC Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 6 / 47

7 { { Instrução Jump: Relembrando PC, 32 bits { PC PC PC PC PC PC PC PC PC PC PC PC PC PC PC PC PC PC PC PC PC PC PC PC PC PC PC PC PC PC PC PC Imediato, 26 bits { I I I I I I I I I I I I I I I I I I I I I I I I I I Deslocamento, 2 bits { PC PC PC PC I I I I I I I I I I I I I I I I I I I I I I I I I I D D Podemos saltar para qualquer endereço que: Tenha o mesmo prefixo de 4 bits do valor atual do PC Esteja alinhada em 4 bytes Note que por valor atual do PC estamos nos referindo a PC + 4 ie, depois do incremento Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 7 / 47

8 Instrução Jump: Planejando a Implementação Note que a instrução Jump não faz uso de registradores ou dados na MP Nem leituras, nem escritas Também não há operações lógicas/aritméticas explícitas Podemos montar endereço de destino juntando bits Não precisamos da ALU De maneira resumida, precisamos: Montar o novo endereço do PC A partir de PC + 4 e dos 26 bits menos significativos do RI E substituir o PC + 4 por este endereço Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 8 / 47

9 Instrução Jump: Planejando a Implementação (II) Lógica de controle: Contanto que não mudemos nada no estado da máquina, linhas de controle já vistas não fazem diferença ie, não podemos escrever registradores/memória O que a ALU faz, ou de onde vem as entradas do banco de registradores? Irrelevante Contando com o desvio condicional, temos três possíveis valores para PC Precisamos de mais um multiplexador E mais uma linha de controle Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 9 / 47

10 Instrução Jump: Implementação S o m a d or RI[25-0] Deslocamento Endereço de Salto de 2 à 26 Esquerda PC+4[31-28] S oma M ux 0 M ux 1 4 Deslocamento de 2 à Esquerda d or 1 0 Branch MemToReg MemRead RI RI[31-26] MemWrite Controle Jump ALUOp0 ALUOp1 ALUSrc RegWrite Memória de Instruções RegDest Escrita Registradores PC Endereço RI[25-21] Registrador de Leitura 1 Instrução Lida Valor Lido 1 Escrita Leitura RI[20-16] Registrador de Leitura 2 ALU Zero Memória de Dados RI[15-11] M ux 0 1 Valor Lido 2 Registrador de Escrita Valor Escrito M ux 0 1 Resultado Valor Lido Endereço Valor Escrito M ux 1 0 RI[15-0] Extensão de Sinal RI[5-0] Bit 0 Controle Bit 1 ALU Bit 2 Bit 3 Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 10 / 47

11 Nosso Processador Completo S o m a d or RI[25-0] Deslocamento Endereço de Salto de 2 à 26 Esquerda PC+4[31-28] S oma M ux 0 M ux 1 4 Deslocamento de 2 à Esquerda d or 1 0 Branch MemToReg MemRead RI RI[31-26] MemWrite Controle Jump ALUOp0 ALUOp1 ALUSrc RegWrite Memória de Instruções RegDest Escrita Registradores PC Endereço RI[25-21] Registrador de Leitura 1 Instrução Lida Valor Lido 1 Escrita Leitura RI[20-16] Registrador de Leitura 2 ALU Zero Memória de Dados RI[15-11] M ux 0 1 Valor Lido 2 Registrador de Escrita Valor Escrito M ux 0 1 Resultado Valor Lido Endereço Valor Escrito M ux 1 0 RI[15-0] Extensão de Sinal RI[5-0] Bit 0 Controle Bit 1 ALU Bit 2 Bit 3 Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 11 / 47

12 Implementação Monociclo vs Multiciclo Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 12 / 47

13 Implementação Monociclo O projeto que criamos é de um processador monociclo Cada instrução é executada em exatamente um ciclo de relógio No início de um ciclo, próxima instrução é colocada no RI Os sinais dos bits se propagam pelos componentes combinacionais Neste processo, dados podem ser escritos em elementos sequenciais Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 13 / 47

14 Implementação Monociclo (II) Embora a implementação monociclo seja viável, ela não é muito utilizada na prática atualmente Motivo: inúmeras desvantagens Ciclo de clock determinado pela instrução mais lenta Geralmente, instruções de transferência de memória Maior extensão no caminho de dados E precisa interfacear com a memória, que normalmente é bem mais lenta Duplicação de componentes Somadores, deslocadores, multiplexadores, Mas qual é a alternativa? Uma implementação multiciclo Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 14 / 47

15 Implementação Multiciclo Em uma implementação multiciclo, execução é dividida em etapas Por exemplo, do ciclo de execução de uma instrução visto anteriormente Busca de instrução Decodificação Busca de operandos Execução Armazenamento do resultado Em um ciclo de relógio, apenas uma das etapas é executada para uma dada instrução Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 15 / 47

16 Implementação Multiciclo (II) Isso significa que a execução de uma instrução é feita em vários ciclos de relógio Isso não é mais lento? Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 16 / 47

17 Implementação Multiciclo (II) Isso significa que a execução de uma instrução é feita em vários ciclos de relógio Isso não é mais lento? Não necessariamente Depende da duração do ciclo Cada ciclo agora faz menos Ciclos podem ser mais curtos eg, instrução foi dividida em 5 etapas Cada etapa em um ciclo de relógio Mas ciclo de relógio é 6 vezes mais curto que o da implementação monociclo Reduzimos tempo de execução para 5/6 Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 16 / 47

18 Implementação Multiciclo: Como? Como fazer uma implementação multiciclo pura? Similar à implementação monociclo Mas com menos componentes no caminho de dados E com uma lógica de controle mais complexa Não veremos esta implementação passo a passo Fora do escopo desta disciplina Ao invés disso, veremos a implementação multiciclo com pipeline Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 17 / 47

19 Implementando um Pipeline Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 18 / 47

20 Implementação Multiciclo com Pipeline Implementações multiciclo puras também não são muito utilizadas atualmente O conceito de implementação multiciclo ganha importância quando combinado com a ideia de pipeline Ambos os conceitos dividem a execução em etapas O multiciclo diz que cada ciclo de relógio executa uma etapa da instrução O pipeline permite a execução de etapas diferentes de instruções diferentes em paralelo Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 19 / 47

21 Pipeline: Relembrando Já vimos o conceito de pipeline nesta disciplina Execução da instrução é dividida em etapas Cada etapa usa (conjuntos de) componentes diferentes Podemos executar várias instruções ao mesmo tempo, desde que em etapas diferentes O tempo de execução de uma instrução não muda Mas a vazão aumenta Aumentar o número de estágios tende a: Simplificar o que se faz por ciclo de relógio Reduzir a duração de um ciclo de relógio Aumentar a vazão (instruções por tempo) Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 20 / 47

22 Pipeline: Relembrando (II) S1: S2: S3: S4: S5: Tempo Exemplo numérico: Pipeline de 5 estágios vs monociclo Ciclo de relógio: 1 ns vs 5 ns Vazão: 5G instruções por segundo vs 1G instruções por segundo Assumindo pipeline cheio Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 21 / 47

23 Aplicando Pipeline ao Nosso Processador Podemos alterar o projeto do nosso processador monociclo e implementar um pipeline Primeira tarefa: definir os estágios Estágio 1: Busca de Instrução (BI) Estágio 2: Decodificação/Acesso a Registradores (DI) Estágio 3: Execução/Cálculo de endereços (EX) Estágio 4: Acesso à Memória (MEM) Estágio 5: Escrita em registradores (ER) Basicamente, vamos dividir o caminho de dados nestes estágios Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 22 / 47

24 Aplicando Pipeline ao Nosso Processador (Simplificado) Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 23 / 47

25 Registradores de Pipeline Note que esta divisão do caminho de dados em estágios não pode ser simplesmente lógica Lembre-se que grande parte dos componentes são combinatoriais As entradas são imediatamente propagadas Precisamos conectar os estágios através de algum componente que armazene os resultados do estágio anterior até o próximo ciclo de relógio Ou seja, precisamos de um registrador Ou melhor, de um para cada interconexão entre estados Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 24 / 47

26 Representação Gráfica da Execução com Pipeline Para simplificar, usaremos a seguinte representação gráfica de um pipeline Tempo CC 1 CC 2 CC 3 CC 4 CC 5 Instrução add BI DI EX MEM ER Cada bloco representa um estágio do pipeline Linhas entre os blocos representam informações passando entre estágios Cada bloco é executado dentro de um ciclo de relógio Blocos com fundo cinza indicam que algo é feito naquele estágio Fundo é branco caso contrário Fundo cinza na metade esquerda indica escrita Na direita, indica leitura Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 25 / 47

27 Representação Gráfica da Execução com Pipeline: Sequência Seq de Instruções Tempo CC 1 CC 2 CC 3 CC 4 CC 5 CC 6 CC 7 Inst: load word End: reg Dest: reg 1 BI DI EX MEM ER Inst: load word End: reg Dest: reg 2 BI DI EX MEM ER Inst: load word End: reg Dest: reg 3 BI DI EX MEM ER Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 26 / 47

28 Os Conflitos do Pipeline A estratégia de pipeline resulta em ganhos porque permite o uso de recursos que ficariam ociosos eg, uma instrução no estágio de execução não usa o banco de registradores Recurso ficaria ocioso Ao invés disso, usamos o banco de registradores para outra instrução na etapa de DI Isso só é possível porque assumimos um certo grau de independência entre as instruções/estágios Até agora, assumimos que a execução de um estágio de uma instrução depende apenas da conclusão dos estágios anteriores (para esta instrução) Mas isso é sempre verdade? Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 27 / 47

29 Os Conflitos do Pipeline (II) A resposta é não! Algumas vezes, os estágios de execução de duas instruções próximas estão interligados de alguma forma Gostaríamos que eles fossem executados em paralelo, mas, por algum motivo, isso não é possível Existe algum tipo de conflito que impede a execução simultânea A esta situação, damos o nome de Conflito do Pipeline Ou Hazard, em inglês Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 28 / 47

30 Os Conflitos do Pipeline (III) Há vários tipos de conflito diferentes Nesta disciplina, os classificaremos em três categorias Confitos Estruturais Conflitos de Controle Conflitos de Dados Daqui até o final desta aula, veremos exemplos e contra-medidas para cada um deles Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 29 / 47

31 Conflitos Estruturais Os conflitos estruturais acontecem quando duas (ou mais) instruções tentam utilizar um mesmo componente ao mesmo tempo Cada instrução está no seu próprio estágio Tentamos executar os estágios simultaneamente Por alguma característica de implementação, ambos precisam de um mesmo compontente naquele ciclo de relógio Conflito Estrutural Tentativa de utilizar o mesmo recurso, de modos diferentes, ao mesmo tempo Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 30 / 47

32 Conflitos Estruturais: Acesso à Memória O exemplo mais comum de conflito estrutural é o acesso à memória na Arquitetura de Von Neumann Lembrando: Arquitetura de Von Neumman memória única para dados e código Se a memória é única, como executar estágios MEM e BI simultaneamente? Estágio BI sempre lê da memória (instrução) Estágio MEM pode ler/escrever no caso de uma instrução load word ou store word (dado) Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 31 / 47

33 Conflitos Estruturais: Acesso à Memória (II) Seq de Instruções Tempo CC 1 CC 2 CC 3 CC 4 CC 5 CC 6 CC 7 CC 8 Inst: load word End: reg Dest: reg 1 BI DI EX MEM ER Inst: load word End: reg Dest: reg 2 BI DI EX MEM ER Inst: load word End: reg Dest: reg 3 BI DI EX MEM ER Inst: load word End: reg Dest: reg 4 Conflito Estrutural BI DI EX MEM ER Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 32 / 47

34 Conflitos Estruturais: Como Detectar? Embora possam existir outras fontes de conflitos estruturais, a memória e o caso relevante Outros componentes mais simples geralmente podem ser facilmente replicados Como somadores, multiplexadores, No caso da memória, a detecção do conflito é trivial: Toda instrução que escreve/lê dados para/da memória sempre causará um conflito no estágio MEM No nosso processador, apenas as instruções load word e store word Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 33 / 47

35 Conflitos Estruturais: Como Resolver? Quando possível, a solução mais imediata é replicar o componente Mas nem sempre é possível/fácil Como no caso da memória Para o caso da memória, algumas soluções possíveis são: Separar código e dados em memórias diferentes ie, migrar para a Arquitetura de Harvard Usar caches separadas para dados e código Muito usado, mas não resolve completamente eg, podemos ter cache miss nos estágios MEM e BI simultaneamente Pipeline Stall Também conhecido como Bubble, ou Bolha Insere um atraso artificial no pipeline Seguramos a próxima instrução para evitar o conflito Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 34 / 47

36 Conflitos Estruturais: Pipeline Stall Seq de Instruções Tempo CC 1 CC 2 CC 3 CC 4 CC 5 CC 6 CC 7 CC 8 CC 9 Inst: load word End: reg Dest: reg 1 BI DI EX MEM ER Inst: load word End: reg Dest: reg 2 BI DI EX MEM ER Inst: load word End: reg Dest: reg 3 BI DI EX MEM ER Bolha Bolha Bolha Bolha Bolha Inst: load word End: reg Dest: reg 4 BI DI EX MEM ER Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 35 / 47

37 Conflitos de Controle O segundo tipo de conflito é o Conflito de Controle Ocorre quando alguma decisão de controle depende de algum estágio não concluído de outra instrução O exemplo clássico deste conflito envolve instruções de desvio condicional Avaliação da condição só ocorre no estágio EX Mas decisão é necessária quando instrução de desvio entra no estágio DI Conflito de Controle Tentativa de tomar uma decisão antes que a condição seja avaliada Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 36 / 47

38 Conflitos de Controle: Exemplo Seq de Instruções Tempo CC 1 CC 2 CC 3 CC 4 CC 5 CC 6 Inst: load word End: reg Dest: reg 1 BI DI EX MEM ER Inst: branch on equal Args: reg 1 e reg 2 Offset: 1000 BI DI EX MEM ER PC + 4 ou???? PC ? Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 37 / 47

39 Conflitos de Controle: Soluções Já falamos um pouco sobre este problema há algumas aulas Só que sem saber o nome De maneira informal, vimos algumas possíveis soluções Sempre assumir que o desvio (não) vai ser tomado Se errarmos, fazemos um flush no pipeline Usar um preditor de branch para tentar reduzir erros da estratégia anterior Ainda podemos estar errados Uma outra solução é usar o pipeline stall Colocamos bolhas nos estágios iniciais do pipeline até conhecermos o resultado do desvio Só ai colocamos instruções úteis Solução mais conservadora, mas com pior desempenho Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 38 / 47

40 Conflitos de Controle: Exemplo de Predição Correta Seq de Instruções Tempo CC 1 CC 2 CC 3 CC 4 CC 5 CC 6 CC 7 CC 8 CC 9 Inst: load word End: reg Dest: reg 1 BI DI EX MEM ER Inst: branch on equal Args: reg 1 e reg 2 Offset: 1000 BI DI EX MEM ER Instrução prevista (eg, PC + 4) BI DI EX MEM ER Instrução prevista (eg, PC + 8) BI DI EX MEM ER Instrução prevista (eg, PC + 12) BI DI EX MEM ER Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 39 / 47

41 Conflitos de Controle: Exemplo de Predição Errada Seq de Instruções Tempo CC 1 CC 2 CC 3 CC 4 CC 5 CC 6 CC 7 CC 8 CC 9 Inst: load word End: reg Dest: reg 1 BI DI EX MEM ER Inst: branch on equal Args: reg 1 e reg 2 Offset: 1000 BI DI EX MEM ER Instrução prevista (eg, PC + 4) BI DI Bolha Bolha Bolha Instrução prevista (eg, PC + 8) BI Bolha Bolha Bolha Bolha Instrução correta (eg, PC ) BI DI EX MEM ER Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 40 / 47

42 Conflitos de Controle: Exemplo de Stall Seq de Instruções Tempo CC 1 CC 2 CC 3 CC 4 CC 5 CC 6 CC 7 CC 8 CC 9 Inst: load word End: reg Dest: reg 1 BI DI EX MEM ER Inst: branch on equal Args: reg 1 e reg 2 Offset: 1000 BI DI EX MEM ER Bolha Bolha Bolha Bolha Bolha Bolha Bolha Bolha Bolha Bolha Instrução correta (eg, PC ) BI DI EX MEM ER Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 41 / 47

43 Conflitos de Controle: Desvios Atrasados Uma outra solução mais complexa, mas com bom desempenho consiste em atrasar os desvios Conhecida em inglês como delayed branch, a técnica funciona assim: Suponha que haja uma instrução antes da instrução de desvio que não altere a condição do branch eg, uma soma que armazena resultado no registrador 2 Desvio testa igualdade entre registradores 0 e 1 Podemos colocar a soma imediata depois da instrução de desvio Enquanto o desvio está nos estágios iniciais, começamos a executar a soma Seria executada de qualquer forma! Dá tempo do processador decidir sobre a condição de desvio Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 42 / 47

44 Conflitos de Dados O último tipo de conflito é chamado de Conflito de Dados Ocorre quando um estágio de uma instrução tenta acessar um dado/produto de uma instrução anterior Mas este produto só estará disponível em ciclos de relógio futuros Ocorre por conta da dependência de dados entre instruções eg, queremos somar os valores nos registradores 0, 1 e 2 Usamos duas instruções de soma, em sequência A primeira soma registradores 0 e 1 e armazena no registrador 15 A segunda pega o conteúdo do registrador 15 e soma com o do registrador 2 Conflito de Dados Tentativa de utilizar um item antes deste estar pronto/disponível Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 43 / 47

45 Conflito de Dados: Exemplo Seq de Instruções Tempo CC 1 CC 2 CC 3 CC 4 CC 5 CC 6 Inst: add Args: reg 0, reg 1 Dest: reg 15 BI DI EX MEM ER Mas só disponível aqui Inst: add Args: reg 15, reg 2 Dest: reg 15 BI DI EX MEM ER Valor necessário aqui Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 44 / 47

46 Conflito de Dados: Soluções Há várias possíveis soluções para os conflitos de dados Aplicabilidade depende do cenário específico eg, o quão no futuro está o dado necessário Para efeito desta disciplina, consideraremos três soluções: Pipeline stall: colocar bolhas entre instruções dependentes Execução fora de ordem: inserir outras instruções úteis independentes entre instruções dependentes Similar ao delayed branch Adiantamento de dados: disponibilizar dado para próxima instrução antes de ER Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 45 / 47

47 Conflito de Dados: Adiantamento de Dados Seq de Instruções Tempo CC 1 CC 2 CC 3 CC 4 CC 5 CC 6 Inst: add Args: reg 0, reg 1 Dest: reg 15 BI DI EX MEM ER Inst: add Args: reg 15, reg 2 Dest: reg 15 BI DI EX MEM ER Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 46 / 47

48 Uma Última Palavra sobre a Solução de Conflitos Várias das soluções de conflitos discutidas aqui podem ser implementadas em software eg, stalls podem ser simulados inserindo instruções nop s onde haveria conflitos Não necessariamente uma preocupação do programador, mas do compilador/montador Mesmo assim, diversos processadores implementam estas (e outras) soluções em hardware Facilitam a vida do programador/compilador/montador Mas incluem bastante complexidade no hardware A pergunta é: vale a pena? Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 47 / 47

49 Uma Última Palavra sobre a Solução de Conflitos Várias das soluções de conflitos discutidas aqui podem ser implementadas em software eg, stalls podem ser simulados inserindo instruções nop s onde haveria conflitos Não necessariamente uma preocupação do programador, mas do compilador/montador Mesmo assim, diversos processadores implementam estas (e outras) soluções em hardware Facilitam a vida do programador/compilador/montador Mas incluem bastante complexidade no hardware A pergunta é: vale a pena? Sim! O ganho de desempenho dos pipelines modernos é enorme Mesmo com os overheads e cuidados necessários Diego Passos (UFF) UCP: Jump, Multiciclo, Pipeline FAC 47 / 47