Resumão de Infra-estrutura de Hardware

Transcrição

1 Resumão de Infra-estrutura de Hardware Referência: Patterson & Hennessy - Organização e Projeto de Computadores Vanessa Gomes de Lima vgl2@cin.ufpe.br 1

2 MELHORANDO O DESEMPENHO COM PIPELINING Pipelining é uma técnica de implementação em que várias instruções são sobrepostas na execução. Hoje, a técnica de pipelining é fundamental para tornar os processadores mais rápidos. Tópicos: Visão Geral de Pipelining Um caminho de dados usando pipeline Controle de um pipeline Hazards de dados e fowarding Hazards de dados e stalls Hazards de desvio Exceções Pipeline avançado 2

3 Visão geral de pipelining Desde que haja recursos separados para cada estágio, podemos usar um pipeline para as tarefas. As instruções MIPS normalmente exigem cinco etapas: Buscar instrução na memória Ler registradores enquanto a instrução é decodificada. O formato das instruções MIPS permite que a leitura e a decodificação ocorram simultaneamente. Executar a operação ou calcular um endereço. Acessar um operando na memória de dados. Escrever resultado em um registrador. Sob condições ideais e com uma grande quantidade de instruções, o ganho de velocidade com a técnica de pipelining é aproximadamente igual ao número de estágios do pipe; um pipeline de cinco estágios é quase cinco vezes mais rápido. A técnica de pipelining melhora o desempenho aumentando a vazão de instruções, em vez de diminuir o tempo de execução de uma instrução individual, mas a vazão de instruções não é a medida importante, pois os programas rais executam bilhões de instruções. Projetando conjuntos de instruções para pipelining Todas as instruções MIPS possuem o mesmo tamanho. Em um conjunto de instruções, no qual as instruções variam de tamanho, a técnica de pipelining é desafiadora. O MIPS tem alguns poucos formatos de instrução, com os campos de registrador de origem localizados no mesmo lugar em cada instrução. Essa simetria significa que o segundo estágio pode começar a ler o banco de registradores ao mesmo tempo em que o hardware está determinando que tipo de instrução foi lida. Se os formatos de instrução do MIPS não fossem simétricos, precisaríamos dividir o estágio 2, resultando em seis estágios de pipeline. Os operandos de memória só aparecem em loads ou stores no MIPS. Isso significa que podemos usar o estágio de execução para calcular o endereço de memória e depois acessar a memoria no estágio seguinte. Os operandos precisam estar alinhados na memória. Não precisamos nos preocupar com uma única instrução de transferência de dados exigindo dois acessos à memória de dados; os dados solicitados podem ser transferidos entre o processador e a memória em um único estágio de pipeline. Pipeline hazards Existem situações em pipelining em que a próxima instrução não pode ser executada no ciclo de clock seguinte. Esses eventos são chamados hazards, e existem três tipos: Hazards estruturais Significa que o hardware não pode admitir a combinação de instruções que queremos executar no mesmo ciclo de clock. 3

4 Hazards de dados Ocorrem quando o pipeline precisa ser interrompido porque uma etapa precisa esperar até que outra seja concluída. Surgem quando uma instrução depende de uma anterior que ainda está no pipeline. Por exemplo, vamos supor que temos uma instrução de add e imediatamente em seguida tempos uma instrução sub que utiliza o resultado da soma anterior: add $s0, $t0, $t1 sub $t2, Ss0, $t3 Sem intervenção, um hazard de dados poderia prejudicar o pipeline severamente! A instrução de add não escreve seu resultado até o quinto estágio, significando que teríamos que adicionar 3 bolhas ao pipeline. Uma maneira de solucionar esse problema é acrescentar hardware extra para ter o item que falta antes do previsto. Este método é chamado fowarding ou bypassing. (No exemplo acima, assim que a ULA cria a soma para o add, podemos fornecê-la como uma entrada para a subtração). Os caminhos de fowarding só são válidos se o estágio de destino estiver mais adiante no tempo do que o estágio de origem. Por exemplo, não pode haver um caminho de fowarding válido da saída do estágio de acesso à memória na primeira instrução para a entrada do estágio de execução da instrução seguinte, pois isso significa voltar no tempo. Pipeline stall bolha Hazard de dados no uso de load Uma forma específica de hazard de dados em que os dados solicitados por uma instrução load ainda não estão disponíveis quando requisitados. Hazard de controle * Ler mais sobre Hazard de controle no livro texto * É chamado Hazard de controle, vindo da necessidade de tomar uma decisão com base nos resultados de uma instrução enquanto outras estão sendo executadas. Em outras palavras, é chamado também de hazard de desvio. Um acontecimento em que a instrução apropriada não pode ser executada no seu devido ciclo de clock porque a instrução buscada não é aquela necessária. Ou seja, o fluxo de endereços de instrução não é o que o pipeline esperava. A primeira solução para o hazard de controle é o uso de stalls para o controle de desvios. A segunda solução é a previsão. Somente quando os desvio são, de fato, tomados é que o pipeline sofre um stall. Resumo da visão geral de pipelining Pipelining é uma técnica que explora o paralelismo entra as instruções em um fluxo de instruções sequenciais. A técnica de pipelining aumenta o número de instruções em execução simultânea e a velocidade em que as instruções são iniciadas e concluídas. A técnica de pipelining não reduz o tempo gasto para completar uma instrução individual (latência). Esta técnica melhora a vazão de instruções. 4

5 Um caminho de dados usando pipeline A divisão de uma instrução em cinco estágios significa que até cinco instruções estarão em execução durante qualquer ciclo de clock. Desse modo, temos que separar o caminho de dados em cinco partes. São elas: 1. IF (Instruction Fetch): Busca de instruções 2. ID (Instruction Decode): Decodificação de instruções e leitura do banco de registradores. 3. EX: Execução ou cálculo de endereço 4. MEM: Acesso à memória de dados. 5. WB (Write Back): Escrita do resultado. Existe, entre cada estágio do pipeline, um registrador de pipeline. Recebem o nome dos dois estágios separados por este registrador. Eles precisam ser grandes o suficiente para armazenar todos os dados correspondentes às linhas que passam por eles. Cada estágio do pipeline (das instruções load e store) está mais detalhado no livro texto (capítulo 6, páginas ). Qualquer informação necessária em um estágio posterior do pipe precisa ser passada a esse estágio por meio de um registrador de pipeline. Uma instrução passa por um estágio mesmo que não haja nada para fazer, pois as instruções posteriores já estão prosseguindo em velocidade máxima. Cada componente lógico do caminho de dados memória de instruções, ULA, memória de dados, etc só pode ser usado dentro de um único estágio do pipeline. Caso contrário, teríamos um hazard estrutural. 5

6 Controle de um pipeline Não existem sinais de escrita para os registradores de pipeline, pois os registradores de pipeline também são escritos durante cada ciclo de clock. Para especificar o controle do pipeline, só precisamos definir os valores de controle durante cada estágio do pipeline. Pode-se dividir as linhas de controle em 5 grupos, de acordo com cada estágio do pipeline. Busca de instruções: os sinais de controle para ler a memória de instruções e escrever PC são ativados. Decodificação e instruções/leitura do banco de registradores: a mesma coisa acontece em cada ciclo de clock, de maneira que não existem linhas opcionais de controle para definir. Execução/Cálculo de endereço: sinais a serem definidos são RegDest, OpULA, OrigULA (dados da leitura 2 ou um imediato com sinal estendido). Acesso à memória: linhas de controle definidas são Branch (para instruções beq), ReadMem (para loads), WriteMEM (para stores). Ressaltando que OrigPC seleciona o próximo endereço sequencial para PC, a menos que o controle ative branch e o resultado na ULA seja zero (nesse caso, PC será desviado) Escrita do resultado: as duas linhas de controle são MemToReg (envia resultado da ULA ou valor da memória para o banco de registradores) e WriteReg (escreve o valor escolhido). 6

7 Hazards de dados e fowarding Ler e acompanhar exemplos do livro texto (págs 304 a 310) O fowarding também pode ajudar com hazards quando instruções store dependem de outras instruções. Como elas utilizam apenas um valor de dados durante o estágio MEM, o fowarding é fácil. Mas, se considerarmos loads após stores, precisaremos acrescentar mais hardware de fowarding para fazer com que as cópias de memória para memória se tornem mais rápidas. Hazards de dados e stalls Fowarding não é solução quando uma instrução tenta ler do registrador após uma instrução de load que escreve no mesmo registrador. Além de uma unidade de fowarding, precisamos de uma unidade de detecção de hazards. Ela opera durante o estágio ID, de modo que pode inserir o stall entre o load e o seu uso. O controle para instrução de hazard é uma condição única (conferir no livro, pág. 311). Caso a condição seja satisfeita, sera ocasionado 1 stall de 1 ciclo de clock no pipeline. Depois desse stall, a lógica de fowarding pode lidar com a dependência e a execução prossegue. Se a instrução no estágio ID sofrer um stall, então a instrução no estágio IF também precisa sofrer; caso contrário, perderíamos a instrução lida da memória. Evitar que essas duas instruções tenham progresso é algo feito simplesmente impedidno que PC e IF/ID sejam alterados. Ler mais sobre este tópico no livro texto. Hazards de desvio Uma instrução precisa ser buscada a cada ciclo de clock para sustentar o pipeline, embora, a decisão sobre desvio não acontecerá até o estágio MEM do pipeline. Esse atraso pra determinar a instrução própria a ser buscada é chamado de hazard de controle ou hazard de desvio. Ocorrem com menos frequência que os hazards de dados Considere que o desvio não foi tomado Fazer um stall até que o desvio termine é muito lento. Uma melhoria comum ao stall do desvio é considerar que o desvio não será tomado, e, portanto, continuar no fluxo sequencial de instruções. Se o desvio for tomado, as instruções que estão sendo buscadas e decodificadas precisam ser descartadas. Para descartar instruções, simplesmente alteramos os valores de controle para zero, assim como fizemos para o stall no hazard de dados para o caso do load. A diferença é que também precisamos alterar as três instruções nos estágios IF, ID, EX quando o desvio atingir o estágio MEM; Para os stalls no uso de load, simplesmente alteramos os valores de controle para zero no estágio ID e deixamos prosseguir no pipeline. Dar flush nas instruções: descartar instruções em um pipeline. 7

8 ( ) Reduzindo o atraso dos desvios * Acompanhe o restante pelo livro texto! 8