Microprocessadores. Plano de Aula 22:43

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1 Universidade Federal de Santa Catarina Centro Tecnológico CTC Departamento de Engenharia Elétrica Links: icroprocessadores EEL7030 icroprocessadores Prof. Edardo Agsto Bezerra Florianópolis, março de EEL7030 icroprocessadores 2/62 Plano de Ala Revisão icroprocessadores: arqitetra Objetivos: Conhecer a arqitetra de m microprocessador CISC Conhecer a arqitetra de m microprocessador RISC Descrever estdo comparativo das arqitetras RISC e CISC Estdar e avaliar m estdo de caso de projeto com microprocessadores Sistemas comptacionais programáveis (e.g. PC) Sem Projeto de Dispositivos Sistema digital dedicado, programável (microcontroladores e/o DSPs) Projeto e Implementação de Prodtos Tecnológicos Baseados em Circitos Eletrônicos Chip Sets Dispositivos personalizáveis (FPGAs e CPLDs) Com Projeto de Dispositivos Dispositivos projetados e fabricados sob encomenda ASIC (gate-arrays o standard cells) Amento de desempenho (maior velocidade e menor potência dissipada), sigilo de projeto, csto de desenvolvimento Diminição da compleidade de projeto EEL7030 icroprocessadores 3/62 EEL7030 icroprocessadores 4/62 icroprocessadores Componentes básicos de sistemas comptacionais processados: CPU emória de dados e programa Sistema de entrada/saída RISC e CISC icrocontroladores são comptadores em m único chip Os periféricos estão embarcados no mesmo chip da CPU Algmas características: tamanho e csto redzidos, alto desempenho com baio consmo de energia, so eficiente de espaço no PCB, baio clock, endereçamento bit-a-bit icroprocessadores são comptadores de propósito geral São necessários componentes periféricos, eternos, para apoio à eecção das aplicações EEL7030 icroprocessadores 5/62 EEL7030 icroprocessadores 6/62 1

2 CISC Comple Instrction Set Compter CISC Comple Instrction Set Compter Arqitetras projetadas para facilitar a programação (assembly), e com acesso eficiente a memória emória cara e lenta representava na época sitação ideal para CISC Eemplos de arqitetras da época inclem o PDP-11 e o DEC system 10 e 20 Por razões semelhantes, arqitetras de microprocessadores largamente tilizados no passado tais como o Intel 8086 e o otorola 68K também segiram a filosofia CISC Avanços na tecnologia de software e hardware levaram a ma reavaliação na filosofia CISC, resltando em novas arqitetras híbridas implementando princípios RISC CISC foi desenvolvido para facilitar o desenvolvimento de compiladores. Por eemplo, o compilador não precisa gerar longas seqüências de instrções para calclar ma raiz qadrada, ma vez qe eiste no hardware das arqitetras CISC instrções com essa fncionalidade. Restrições de projeto/tecnológicas qe direcionaram o desenvolvimento da arqitetra CISC (programas em assembly e memória lenta, escassa e cara) resltaram em algmas características marcantes. Formato de instrções com dois operandos (fonte, destino). Instrções do tipo Registrador/Registrador, Registrador/emória e emória/registrador. Diversos modos de endereçamento a memória, inclindo modos especiais para acesso a arrays indeados. Instrções de tamanho variável, de acordo com o modo de endereçamento. Instrções qe necessitam diversos ciclos de clock. O Pentim é m eemplo de arqitetra CISC da atalidade. EEL7030 icroprocessadores 7/62 EEL7030 icroprocessadores 8/62 CISC Comple Instrction Set Compter CISC Comple Instrction Set Compter Arqitetras CISC compartilham diversas características. Lógica de decodificação de instrções complea devido a necessidade de sporte a instrções com vários modos de endereçamento. Conjnto redzido de registradores de so geral, devido a eistência de instrções qe acessam diretamente a memória. Área redzida no chip para lógica de decodificação de instrções, eecção e armazenamento de microcódigo. Diversos registradores de so especial ponteiros para pilha, maniplação de interrpções, strings, entre otros. Isso facilita o projeto do hardware, porém o conjnto de instrções se torna mais compleo. Registrador de condição para armazenar o resltado da última operação (informando se foi igal a zero, se menor o igal a,...). EEL7030 icroprocessadores 9/62 Desvantagens das arqitetras CISC Amento na compleidade do conjnto de instrções e hardware de novas gerações de processadores, qe inclem as gerações anteriores na forma de m sbconjnto por qestões de compatibilidade binária. Devido aos reqisitos de memória, arqitetras CISC tendem a armazenar o máimo possível de instrções, de tamanhos diferentes, evitando qalqer desperdício. Dessa forma, instrções diferentes irão necessitar de número de ciclos de clocks diferentes para eecção, redzindo a velocidade de processamento. Instrções especializadas não são eectadas com freqência sficiente para jstificar sa eistência. Apenas 20% do total de instrções são tilizadas em m programa. A atalização dos flags de condição realizada por diversas instrções representa csto de processamento, e o programador precisa lembrar de verificar esses flags antes qe a próima instrção seja os altere. EEL7030 icroprocessadores 10/62 RISC Redced Instrction Set Compter RISC Processadores RISC possem m número redzido de instrções, e altamente otimizadas Primeiros projetos RISC foram desenvolvidos pela IB (IB 801), Stanford (IPS) e Berkeley (RISC 1 e 2) no final dos anos 70 e início dos anos 80. Uma instrção por ciclo: processadores RISC possem CPI = 1, devido a otimização das instrções na CPU e também pelo so de pipeline. Pipeline: técnica qe possibilita a eecção em paralelo de parte (o estágios) das instrções. Amento na qantidade de registradores: tilizados, por eemplo, para evitar acessos segidos a memória. EEL7030 icroprocessadores 11/62 EEL7030 icroprocessadores 12/62 2

3 RISC Redced Instrction Set Compter RISC Redced Instrction Set Compter Processadores CISC: Número considerável de instrções Instrções compleas e eficientes Diversos modos de endereçamento para operações na memória Pocos registradores Processadores RISC possem características opostas: Qantidade redzida de instrções Instrções simples, menos compleas Pocas opções de endereçamento a memória, basicamente por meio de instrções LOAD e STORE Qantidade considerável de registradores simétricos, organizados em ma tabela de registradores EEL7030 icroprocessadores 13/62 Desvantagens do RISC: Comnidade RISC defende qe a arqitetra é rápida e econômica, sendo a escolha ideal para os comptadores do ftro Porém, ao simplificar o hardware, arqitetras RISC transferem ma grande responsabilidade para o software Com os avanços tecnológicos, arqitetras não RISC acabam se tornado também rápidas e econômicas, vale a pena o esforço a nível de software imposto pelas arqitetras RISC? EEL7030 icroprocessadores 14/62 Implementações vem se tornando cada vez mais similares Arqitetras RISC da atalidade possem m número de instrções eqivalente as arqitetras CISC de gerações anteriores Com o amento da velocidade da tecnologia atal, arqitetras CISC passaram a eectar mais de ma instrção por ciclo, tilizando pipeline Com o amento da densidade de transistores em m chip, arqitetras RISC passaram a incorporar instrções mais compleas, semelhantes as CISC Com esses avanços tecnológicos, passaram a possir diversas similaridades, e a distinção entre as mesmas deia de ser tão relevante Porém, apesar do amento no conjnto de instrções, RISC contina tilizando instrções de m ciclo, com m grande número de registradores. Além disso, contina tilizando apenas instrções LOAD/STORE para acesso a memória. EEL7030 icroprocessadores 15/62 CISC Ênfase no hardware Instrções compleas mlti-ciclo emória para memória: "LOAD" e "STORE" incorporados nas instrções Binários (eectáveis) redzidos, alta taa de ciclos por segndo Transistores sados para armazenar instrções compleas RISC Ênfase no software Instrções simples de m ciclo (pipeline) Registrador para registrador: "LOAD" e "STORE" são instrções independentes Binários (eectáveis) longos, baia taa de ciclos por segndo Transistores tilizados na implementação de registradores EEL7030 icroprocessadores 16/62 Eqação de desempenho: Eqação de desempenho: Tempo de CPU = segndos programa instrções = ciclos segndos programa instrção ciclo Tempo de CPU = segndos programa instrções = ciclos segndos programa instrção ciclo Arqitetra RISC dimini tempo de eecção ao redzir o número de ciclos por instrção (instrções simples são decodificadas mais rapidamente) EEL7030 icroprocessadores 17/62 EEL7030 icroprocessadores 18/62 3

4 Eqação de desempenho: Tempo de CPU = segndos programa instrções = ciclos segndos programa instrção ciclo Arqitetra RISC dimini tempo de eecção ao redzir o número de ciclos por instrção (instrções simples são decodificadas mais rapidamente) Arqitetra CISC dimini tempo de eecção ao redzir o número de instrções em m programa CISC RISC mov a, 0 mov a, 10 mov b, 10 mov b, 5 mov c, 5 ml b, a Inicio: add a, b loop Inicio CISC: (2 movs 1 ciclo) + (1 ml 30 ciclos) = 32 ciclos RISC: (3 movs 1 ciclo) + (5 adds 1 ciclo) + (5 loops 1 ciclo) = 13 ciclos EEL7030 icroprocessadores 19/62 EEL7030 icroprocessadores 20/62 Arqitetra Intel IA32 CISC de scesso Alto volme de fabricação de chips Compatibilidade binária com enorme qantidade de software legado padrão IB-PC Conversão interna CISC para RISC amenta eficiência do pipeline Escala sficiente para sportar todo o hardware etra EEL7030 icroprocessadores 21/62 Comparação entre CISC (Alpha) e RISC (Pentim Pro) no SPEC Pentim Pro converte instrções CISC para RISC, on the fly, gerando ops. Para esse tipo de conversão em hardware, e por instrção, espera-se m número maior de ops do qe o gerado por m compilador. Para benchmarks de inteiros e para o spice (menor conteúdo de FP), o número de ops é próimo ao de instrções RISC. Em benchmarks FP, RISC gera menos instrções, eceto para ora onde Alpha precisa de diversas instrções para calclar SQRT. EEL7030 icroprocessadores ilhões 22/62 Arqitetra ideal? Solções híbridas Core RISC com interface CISC CISC: Pentim Pro - Arqitetra IA32 ISA desejado eio termo entre RISC e CISC Pocas instrções compleas, cidadosamente escolhidas e úteis EEL7030 icroprocessadores 23/62 EEL7030 icroprocessadores 24/62 4

5 CISC: Pentim Pro Diversasinstrções compleas, com tamanhos variando de 1 a 15 bytes Necessidade de recrsos consideráveis de hardware para implementação da lógica de decodificação e eecção de instrções Uma única instrção pode realizar ma o mais leitras/escritas na memória e ma o mais operações na ULA Desafio para eecção de mais de ma instrção por ciclo em m hardware sper-escalar EEL7030 icroprocessadores 25/62 CISC: Pentim Pro Instrções CISC obtidas da memória (geradas por compilador) são colocadas nas caches L2 e L1 instrções possem tamanhos variados Arqitetra realiza tradção das instrções CISC contidas em L1, decodificando e transformando em instrções RISC de tamanho fio (micro-operações o OPs) As OPssão colocadas em reservatório com capacidade para armazenar 40 instrções, onde agardam para entrar no flo de eecção Qando os operandosnecessários por ma determinada instrção estiverem disponíveis, e qando a nidade de eecção a ser tilizada estiver livre, a instrção é retirada do reservatório e eectada EXECUÇÃO FORA DE ORDE Após eecção da OP, os resltados são escritos nos registradores, na ordem original do flo do programa Esse processo é descrito a segir, onde estágios 1 a 14 são operações do reservatório de OPs, e do estágio 15 em diante OPs são eectadas EEL7030 icroprocessadores 26/62 TC Nt IP: Trace Cache Net Instrction Pointer Ponteiro do Branch Target Bffer indica a localização da próima OP (já transformada p/ RISC) TC Fetch: Trace Cache Fetch Realiza leitra da OP RISC na Eection Trace Cache EEL7030 icroprocessadores 27/62 EEL7030 icroprocessadores 28/62 Drive: Atraso nos barramentos Direciona as OPs para a nidade de alocação Alloc: Allocate Alocação de recrsos necessários para eecção da OP como, por eemplo, bffers para load/store, entre otros EEL7030 icroprocessadores 29/62 EEL7030 icroprocessadores 30/62 5

6 22:43 Rename: Register renaming Renomeia os registradores locais (EAX,...) associando aos registradores de trabalho eistentes no hardware (128 no total) EEL7030 icroprocessadores Qe: Write into the OP Qee As OPs são colocadas nas filas, onde permanecem até qe os escalonadores estejam disponíveis 31/62 EEL7030 icroprocessadores 32/62 Sch: Schedle Escrita nos escalonadores e verificação de dependências. Procra dependências a serem resolvidas EEL7030 icroprocessadores Disp: Dispatch Envio das OPs para a nidade de eecção apropriada 33/62 EEL7030 icroprocessadores 34/62 RF: Register File Leitra dos registradores, qe contém os operandos das operações pendentes (operandos das ULAs,...) EEL7030 icroprocessadores 35/62 E: Eecte Eecta as OPs na nidade apropriada (recrso alocado) EEL7030 icroprocessadores 36/62 6

7 Flgs: Flags Cálclo dos flags (zero, negativo,...). Flags normalmente servem de entrada para instrções de desvio. Br Ck: Branch Check Esse estágio compara o resltado obtido (calclado) para ma operação de desvio, com a predição realizada originalmente EEL7030 icroprocessadores 37/62 EEL7030 icroprocessadores 38/62 Drive: Atraso no barramento Resltado da verificação do desvio (erro o acerto na predição) é informado para o início do processo EEL7030 icroprocessadores 39/62 EEL7030 icroprocessadores 40/62 IPS arqitetra interna IPS: arqitetra interna Instrções simples, todas de 32 bits Bastante estrtrada, sem componentes desnecessários Apenas três formatos de instrção R I J op rs rt rd shamt fnct op rs rt 16 bit address op 26 bit address Depende dos compiladores para alcançar desempenho Aílio ao compilador sempre qe possível EEL7030 icroprocessadores 41/62 EEL7030 icroprocessadores 42/62 7

8 IPS arqitetra interna Instrções: bne $t4,$t5,label beq $t4,$t5,label j Label Formatos: I J op rs rt 16 bit address op 26 bit address Endereçosde desvionãosãode 32 bits IPS arqitetra interna IPS operands Name Eample Comments $s0-$s7, $t0-$t9, $zero, Fast locations for data. In IPS, data mst be in registers to perform 32 registers $a0-$a3, $v0-$v1, $gp, arithmetic. IPS register $zero always eqals 0. Register $at is $fp, $sp, $ra, $at reserved for the assembler to handle large constants. emory[0], Accessed only by data transfer instrctions. IPS ses byte addresses, so 2 memory emory[4],..., seqential words differ by 4. emory holds data strctres, sch as arrays, words emory[ ] and spilled registers, sch as those saved on procedre calls. IPS assembly langage Category Instrction Eample eaning Comments add add $s1, $s2, $s3 $s1 = $s2 + $s3 Three operands; data in registers Arithmetic sbtract sb $s1, $s2, $s3 $s1 = $s2 - $s3 Three operands; data in registers add immediate addi $s1, $s2, 100 $s1 = $s Used to add constants load word lw $s1, 100($s2) $s1 = emory[$s ] Word from memory to register store word sw $s1, 100($s2) emory[$s ] = $s1 Word from register to memory Data transfer load byte lb $s1, 100($s2) $s1 = emory[$s ] Byte from memory to register Conditional store byte sb $s1, 100($s2) emory[$s ] = $s1 Byte from register to memory load pper immediate li $s1, $s1 = 100 * 2 Loads constant in pper 16 bits branch on eqal beq $s1, $s2, 25 if ($s1 == $s2) go to PC branch on not eqal bne $s1, $s2, 25 if ($s1!= $s2) go to PC branch set on less than slt $s1, $s2, $s3 if ($s2 < $s3) $s1 = 1; else $s1 = 0 Eqal test; PC-relative branch Not eqal test; PC-relative Compare less than; for beq, bne set less than immediate slti $s1, $s2, 100 if ($s2 < 100) $s1 = 1; else $s1 = 0 Compare less than constant EEL7030 icroprocessadores 43/62 jmp j 2500 go to Jmp to target address jmp jr $ra go to $ra For switch, procedre retrn Uncondi- register tional jmp jmp and link jal 2500 $ra = PC + For procedre call 4; go to EEL7030 icroprocessadores 44/62 IPS Bloco de dados (data path) IPS Forwarding e Hazard Detection Unit Unidade de detecção de hazard: parada no pipeline, deiando m nop prossegir 0 1 IF/ID ID/EX EX/E E/ IF/IDWrite Hazard detection nit Control ID/EX.emRead ID/EX 0 EX/E E/ Add IF/ID EX 4 Add Add reslt PC Add re ss Instrction me mory Instrction Read register 1 Read data 1 Read register 2 Registe rs Read Write data 2 register Write data Shift left Ze ro ALU ALU reslt Address Read data Data memory Write data 1 0 PCWrite PC Instrction memory Instrction Registers IF/ID.RegisterRs ALU Data memory Sign e tend IF/ID.RegisterRt IF/ID.RegisterRt IF/ID.RegisterRd Rt Rd EX/E.RegisterRd ID/EX.RegisterRt Rs Rt Forwarding nit E/.RegisterRd EEL7030 icroprocessadores 45/62 EEL7030 icroprocessadores 46/62 IPS - Flsh IF.Flsh Hazard detection nit ID/EX EX/E Control 0 E/ 4 IF/ID Shift left 2 EX PIC: arqitetra interna PC Instrction memory Registers = ALU Data memory Sign etend Forwarding nit EEL7030 icroprocessadores 47/62 EEL7030 icroprocessadores 48/62 8

9 PIC arqitetra interna PIC arqitetra interna Fabricante icrochip Arqitetra Harvard RISC Série 16 possi 35 instrções Barramento de dados separados para memória de dados e memória de programa. emória de programa Pilha para chamada de sb-rotinas Portas (I/O) emória de dados Timers Serial síncrona Serial assíncrona Conversor A/D EEL7030 icroprocessadores 49/62 EEL7030 icroprocessadores 50/62 PIC arqitetra interna a 8 callsaninhados PC de 13 bits Programa a 01FFF 1k 14bits Dados RA: 00C a 04F 68 registradores (GPR) EEPRO: 000 a 03F 64 bytes SFR GPR 4 bancos, cada m com SFR e GPR próprios EEL7030 icroprocessadores 51/62 PIC arqitetra interna Apenas 35 instrções EEL7030 icroprocessadores 52/62 AVR arqitetra interna AVR: arqitetra interna icrocontrolador RISC Arqitetra Harvard Licença Atmel ( Projetado para atender aplicações específicas Operação com consmo bastante redzido de energia 118 instrções Uma instrção por ciclo para maioria das instrções (pipeline) Operações registrador-registrador Projetado para implementar solções single chip EEL7030 icroprocessadores 53/62 EEL7030 icroprocessadores 54/62 9

10 AVR arqitetra interna AVR arqitetra interna Core RISC com ~100 instrções Velocidades de clock modestas (4-16 Hz) Barramento de 8 bits e 32 registradores de so geral de 8 bits Flash programável in-circit (~1000 ciclos) Peqena qantidade de EEPRO e SRA Diversos periféricos embarcados (UART, SPI, ADC, PW, WDT) EEL7030 icroprocessadores 55/62 emória Flash emory 128 kb EEPRO Data emory 4096 B SRA Data emory 4096 B General Prpose Registers (Accmlators) 32 Eternal data memory interface (64kB) CU Clock Freqency 0-16 Hz Spply Voltage V Sleep odes 6 Hardware ltiplier I/O Pins 53 On Chip Oscillator Interrpts 34 Interrpts, Eternal pins 8 Brown-ot Detection Power-on Reset Flly Static Operation On-Chip Debg spport via JTAG port IEEE (JTAG) Bondary Scan EEL7030 icroprocessadores 56/62 AVR arqitetra interna AVR ATega 128 arqitetra interna Temporizadores/ Contadores Timer/Conters (8-bit) 2 Watchdog Timer with On-chip Oscillator Real Time Conter Timer/Conters (16-bit) 2 Plse Width odlator 6+2 ch Entrada/ saídaanalógica Analog Comparator Analog-to-Digital Converter (10-bit) 8 ch Analog Gain Stage 2 ch odosde programação In-System Programming via SPI Port High Voltage Parallel Programming (12V) Self-Programming via on-chip Boot Program In-System Programming via JTAG port Entrada/ saídaserial Fll Dple Serial Peripheral Interface (SPI) 2-wire Serial Interface (I2C compatible) Fll Dple USART 2 EEL7030 icroprocessadores 57/62 EEL7030 icroprocessadores 58/62 AVR ATega 128 arqitetra interna AVR ATega 128 arqitetra interna Pinagem: pinos compartilhados so de latches e m Registradores: 32 registradores de 32 bits (r0 a r31) Os seis primeiros (r0.. r5) podem ser tilizados como três registradores de índice de 16 bits (, y e z) EEL7030 icroprocessadores 59/62 EEL7030 icroprocessadores 60/62 10

11 AVR ATega 128 arqitetra interna Próima ala Organização da memória: Espaços de endereçamento separado para programas e dados. Endereçamento até 8 bytes icrocontroladores: arqitetra interna, aplicações e limitações Arqitetra de m microcontrolador genérico Arqitetra de famílias de microcontroladores largamente tilizados Aplicações de microcontroladores Estdo de caso de projeto com microcontroladores Limitações para o so de microcontroladores em projetos de sistemas digitais EEL7030 icroprocessadores 61/62 EEL7030 icroprocessadores 62/62 11