Processador MIPS. Datapath e Unidade de Controle. Componente do processador que realiza operações aritméticas

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1 Processador IPS Datapath e Unidade de Controle Ch5- Datapath Componente do processador qe realiza operações aritméticas Unidade de Controle Componente do processador qe comanda o path, memória e dispositivos de E/S de acodo com as instrções de m programa Ch5-2

2 Etapas para eecção de ma instrção Independente da classe da instrção, as das primeiras etapas para sa eecção são as mesmas: Enviar o PC para a memória e bscar a instrção. Ler m o dois registradores (sando o campo da instrção para selecionar os registradores a serem lidos) Os passos segintes dependem da classe da instrção (referência à memória, lógica-aritmética e desvios) algns destes passos são bastantes semelhantes e independem do opcode Ch5-3 Por eemplo, todas as instrções, independente da classe tilizam a após a leitra de m registrador. Instrção de referência à memória: tiliza para cálclo do endereço Instrções lógica-aritméticas: tiliza para eecção Instrções de desvios: tiliza para comparação. Após a tilização da, os passos são diferentes para as diferentes classes. Ch5-4

3 Implementação do IPS visão em alto nível Data PC Address Registers Register# Register# Register# Address Data Data Ch5-5 Revisão/Convenções adotadas Sinal lógico alto ativado Elementos combinacionais, eemplo: Elementos de estado, eemplo: Registradores e emória Sinal de Clock: sado para determinar qando se pode escrever em m elemento de estado. A leitra pode ser a qalqer momento Ch5-6

4 etodologia de sincronização sincroniza o elemento de estado para a permissão de leitra e de escrita (Por qe é necessário?) Lógica combinacional, elemento de estados e clock (sensível à sbida). State element Combinational logic State element 2 Clock cycle Ch5-7 A metodologia edge-triggered permite a m elemento de estado ler e escrever no mesmo período de clock. State element Combinational logic Ch5-8

5 Datapath OBS.: Primeiro implementaremos m Datapath tilizando apenas m clock com ciclo grande. Cada instrção começa a ser eectada em ma transição e acaba na próima transição do clock (na prática isto não é factível, pois temos instrções de diferentes classes e portanto de diferentes números de ciclos de clock) Recrsos em m Datapath: Um lgar para armazenar as instrções do programa (emória de instrções) Um lgar para armazenar o endereço da instrção a ser lida na memória (Program Conter - PC) Somador para incrementar o PC para qe ele aponte para a próima instrção Ch5-9 Elementos necessários a armazenar e acessar informações mais m somador para calclar o endereço do próimo estado. address PC Add Sm a. b. Program conter c. Adder Ch5-

6 Parte do path para fetch e incremento de PC Add 4 PC address Ch5- Instrções R-type Instrções aritméticas e lógicas: add, sb, slt 32 registradores chamado de file, qe é m conjnto de registradores qe podem ser acessados (lidos o escritos) especificando se número. Instrções de formato R tem 3 operandos registradores (add $t,$t2,$t3): necessidade de ler 2 dados do file e escrever m dado nele, para cada instrção Para ler m dado do file é preciso de ma entrada (número do registrador) e ma saída (o dado lido) Para escrever m dado no file, são necessárias das entradas: o número do registrador e o dado a ser escrito Para escrever: sinal de controle (Reg) A é controlada por m sinal de controle ( control) Ch5-2

7 Elementos necessários para a implementação de operações na : instrções do tipo-r. Register nmbers Data Registers 2 Data control Zero reslt Reg a. Registers b. Ch5-3 O path para instrções do tipo R 2 Registers 2 Reg 3 operatio n Zero reslt Ch5-4

8 Instrções LOAD e STORE lw $t,offset_vale($t2) e sw $t,offset_vale,($t2) Endereço de memória = vale_offset + $t2 Vale_offset: offset sinalizado de 6 bits É preciso m file e ma Unidade qe transforme valor de 6 bits sinalizado em m valor de 32 bits Unidade de memória de dados com controle de leitra (em) e escrita (em) Ch5-5 Unidades para implementação de lw e sw e m W rit e A d d r e s s W ri t e d a t a R e a d d a t a D a t a m e m o r y S i g n e t e n d e m R e a d a. D a t a m e m o r y n it b. S i g n - e t e n si o n n it Ch5-6

9 Datapath para instrções lw e sw. 2 Registers Reg 2 3 operation Zero reslt Address em Data 6 Sign 32 etend em Ch5-7 Instrção beq e jmp beq $t,$t2,offset: 2 registradores qe são comparados e m offset de 6 bits sado para calclar o endereço relativo, alvo do branch A base para o cálclo do endereço alvo de branch é o endereço da próima instrção em relação à instrção branch O campo offset é deslocado de 2 bits para amentar o alcance do desvio (mltiplicado por 4) Além do cálclo do endereço do branch, deve-se determinar qal endereço será escolhido, o do branch (taken) o o armazenado em PC (not taken) dependendo do resltado da comparação OBS.: Instrção jmp: os 28 bits menos significativos de PC são sbstitídos pelos 26 bits do imediato, deslocado de 2 bits ( X 4 ). Ch5-8

10 Datapath para branchs PC + 4 from instrction path Add Sm Branch target Shift left 2 2 Registers Reg 2 6 Sign 32 etend 3 operation Zero To branch control logic Ch5-9 Datapath geral - Instrções de memória + instrções R-type (instrções da ) 2 Registers 2 Reg Src 3 operation Zero reslt Address em emtoreg Data 6 Sign 32 etend em Ch5-2

11 Fetch da instrção + eecção de instrções de memória e da 4 Add PC address 2 Reg Registers 2 Src 3 operation Zero reslt Address em Data emtoreg 6 Sign 32 etend em Ch5-2 Controle da Sinal de Controle da Fnção AND OR ADD SUB SLT Ch5-22

12 Datapath para as classes de instrções do IPS PCSrc Add 4 Shift left 2 Add reslt PC address 2 Registers 2 Reg 6 Sign 32 etend Src 3 operation Zero reslt Address em em Data emtoreg Ch5-23 Ch5-24

13 Projeto da Unidade de Controle Principal Classes de instrções - tipo-r, load, store e branch) Ch5-25 Campo opcode: bits 3-26 Dois registradores a serem lidos rs e rt: bits 25-2 e 2-6 Registrador base (load e store): bits 5- O valor a ser gardado no PC qe pode vir do cálclo de m endereço de salto o simplesmente do PC + 4. O registrador destino (a ser escrito), qe deverá ser selecionado dentre 2 opções, o qe reqer m mltipleador: para m load: bits 2-6 (rt) para instrções R-type: bits 5- (rd) O valor gardado no banco de registradores qe pode vir da (R-type) o da memória (sw) Ch5-26

14 Datapath com os mltipleadores necessários PCSrc Add 4 Reg Shift left 2 Add reslt PC address [3 ] [25 2] [2 6] [5 ] RegDst [5 ] 2 2 Registers 6 Sign 32 etend Src control Zero reslt em Address Data em emtoreg [5 ] Op Ch5-27 Sinais de controle Ch5-28

15 Datapath com a Unidade de Controle Add reslt 4 Add RegDst Branch Shift left 2 PCSrc em [3 26] Control emtoreg Op em Src Reg PC address [3 ] [25 2] [2 6] [5 ] 2 Registers 2 Zero reslt Address Data [5 ] 6 32 Sign etend control [5 ] Ch5-29 Sinais de controle Ch5-3

16 Operação do Datapath instrção R-type add $t,$t2,$t3 fetch da instrção leitra de $t2 e $t3 operação na com os dados lidos resltado da escrito em $t Ch5-3 Fetch e incremento de PC instrção R-TYPE Add reslt 4 Add RegDst Branch Shift left 2 em [3 26] Control emtoreg Op em Src Reg PC address [3 ] [25 2] [2 6] [5 ] 2 Registers 2 Zero reslt Address Data [5 ] 6 32 Sign etend control [5 ] Ch5-32

17 Leitra dos registradores e decodificação instrção R-TYPE Add reslt 4 Add RegDst Branch Shift left 2 em [3 26] Control emtoreg Op em Src Reg PC address [3 ] [25 2] [2 6] [5 ] 2 Registers 2 Zero reslt Address Data [5 ] 6 32 Sign etend control [5 ] Ch5-33 Operação na instrção R-TYPE Add reslt 4 Add RegDst Branch Shift left 2 em [3 26] Control emtoreg Op em Src Reg PC address [3 ] [25 2] [2 6] [5 ] 2 Registers 2 Zero reslt Address Data [5 ] 6 32 Sign etend control [5 ] Ch5-34

18 Escrita no registrador instrção R-TYPE Add reslt 4 Add RegDst Branch Shift left 2 em [3 26] Control emtoreg Op em Src Reg PC address [3 ] [25 2] [2 6] [5 ] 2 Registers 2 Zero reslt Address Data [5 ] 6 32 Sign etend control [5 ] Ch5-35 Instrção load word lw $t, offset($t2) Fetch $t2 é lido calcla a soma do valor lido e o imediato de 6 bits O resltado é sado como endereço da memória de dados O dado da memória de dados é escrito no file Ch5-36

19 Operação de m lw com m esqema simples de controle Add reslt 4 Add RegDst Branch Shift left 2 em [3 26] Control emtoreg Op em Src Reg PC address [3 ] [25 2] [2 6] [5 ] 2 Registers 2 Zero reslt Address Data [5 ] 6 32 Sign etend control [5 ] Ch5-37 Instrção branch beq $t,$t2,offset Fetch da instrção $t e $t2 são lidos faz sbtração dos valores lidos. PC+4 é adicionado ao imediato de 6 bits, deslocado de 2 bits resltado é o endereço do desvio A saída Zero é sada para decidir qal endereço será armazenado em PC Ch5-38

20 Datapath para a instrção beq Add reslt 4 Add RegDst Branch Shift left 2 em [3 26] Control emtoreg Op em Src Reg PC address [3 ] [25 2] [2 6] [5 ] 2 Registers 2 Zero reslt Address Data [5 ] 6 32 Sign etend control [5 ] Ch5-39 Tabela verdade para as fnções de controle Ch5-4

21 Instrção jmp J L Fetch da instrção PC é formado pelos 4 bits mais significativos + 26 bits do imediato + (deslocamento de 2) Ch5-4 Datapath para instrção jmp [25 ] Shift Jmpaddress [3 ] left PC+4 [3 28] Add reslt 4 Add RegDst Jmp Branch Shift left 2 [3 26] Control em emtoreg Op em Src Reg PC address [3 ] [25 2] [2 6] [5 ] 2 Registers 2 Zero reslt Address Data [5 ] 6 32 Sign etend control [5 ] Ch5-42

22 Implementação em m ciclo de clock (não sada) Fnciona corretamente mas não é eficiente Para single-cycle o ciclo do clock deve ter o mesmo comprimento para todas as instrções CPI = para isto, o ciclo de clock é determinado pelo maior caminho no path da máqina ( instrção de load qe sa 5 nidades fncionais em série: instrction, file,, e file) Ch5-43 Eemplo : Sejam os segintes tempos de operação: nidade de memória : 2 ns e somadores: 2ns file (read o write) : ns nidade de controle, mltipleadores, acesso ao PC, circito para etensão do sinal e linhas não tem atraso, qais das segintes implementações seria mais rápida e qanto? Ch5-44

23 Eemplo : Uma implementação na qal cada instrção opera em m ciclo de clock de tamanho fio Uma implementação onde cada instrção é eectada sando clock de tamanho de ciclo variável (eatamente do tamanho necessário para a eecção da respectiva instrção também não tilizado na prática) OBS.: Para comparar o desempenho, assma a eecção de m programa com a seginte distribição de instrções : 24% de loads, 2% de store, 44% instrções tipo R, 8% de branches e 2% de jmps. Ch5-45 Eemplo : Solção: tempo de eecção CPU = número de instrções X CPI X período do clock CPI = tempo de eecção CPU = número de instrções X período do clock Temos qe encontrar o período do clock para as das implementações, pois o número de instrções e a CPI são igais para ambas implementações. Ch5-46

24 O caminho crítico para cada classe de instrção é: Classe da Instrção R-TYPE LW SW BRANCH JUP Unidades fncionais envolvidas Inst. fetch Reg. access Reg. access Inst. fetch Reg. access em access Reg access Inst. fetch Reg. access em access Inst. fetch Reg. access Inst. fetch Usando o caminho crítico, podemos comptar o comprimento do ciclo de clock necessário para cada classe de instrção: Classe da emória Leitr emória Escrita Total Instrção Instrs. a Regs. oper. Dados Regs. R-TYPE ns LW ns SW ns BRANCH ns JUP 2 2 ns Ch5-47 O período do clock para a máqina com m único clock é determinado pela maior instrção 8ns A máqina com clock variável, terá ses períodos de clock variando entre 2ns e 8ns. O clcock médio será: Tempo de clock da CPU = 8 X 24% + 7 X 2% + 6 X 44% + 5 X 8 % + 2 X 2% = 6.3ns CPU desempenho vc / CPU desempenho sc = = tempo de eecção CPU sc / tempo de eecção CPU vc = = IC X período de clock da CPU sc / IC X período de clock da CPU vc = = período de clock da CPU sc / período de clock da CPU vc = = 8 / 6.3 =.27 Ch5-48

25 Eemplo 2: FP nit 8ns para add e 6ns para ml todos os loads tem o mesmo tempo e são 33% das instrções (8 ns) todos os stores tem mesmo tempo e são 2% das instrções (7 ns) instrções tipo R são 27 % das instrções (6 ns) Branches são 5 % (5 ns) e jmps 2% das instrções (2 ns) FP add e sb tem o mesmo tempo e jntos tem 7% das instrções (2 ns) FP ml e div tem o mesmo tempo e são 5% das instrções (2 ns) Ch5-49 Eemplo 2: Solção CPU desempenho vc / CPU desempenho sc = = tempo de eecção CPU sc / tempo de eecção CPU vc Para a máqina de único clock período do clock = ciclo da instrção FP ml (mais longa) = 2ns Para a máqina de clock variável: período do clock CPU = 8 X 3% + 7 X 2% + 6 X 27% + 5 X 5% 2 X 2% + 2 X 7% + 2 X 7% = 8. ns Portanto: CPU desempenho vc / CPU desempenho sc = = tempo de eecção CPU sc / tempo de eecção CPU vc = 2/8. = 2.46 Ch5-5

26 Implementação lticiclos a eecção de cada instrção é dividida em etapas cada etapa corresponde a ma operação de ma nidade fncional implementação mlticiclos cada etapa é eectada em m ciclo permite qe ma nidade fncional possa ser sada em mais de ma etapa da instrção compartilhamento pode diminir a qantidade de HW Ch5-5 Datapath mlticiclos PC Address emory Data or emory Data Register # Registers Register # Register # A B ot Ch5-52

27 Diferenças em relação a versão single-cycle Uma só memória sada para dados e instrções Uma em vez de ma e dois somadores Redção de área redção de cstos Algns registradores a mais para manter a saída de ma nidade fncional para otra nidade fncional, em m ciclo de clock posterior: Register IR armazenar ma instrção lida da memória (a instrção deve ser mantida até o fim de sa eecção) emory Data Register DR armazenar dados lidos da memória registrador A e registrador B sados para manter os operandos lidos do file registrador Ot para manter a saída da Inclsão de mltipleadores Ch5-53 Datapth mlticiclos para as instrções básicas PC Address emory emdata [25 2] [2 6] [5 ] [5 ] [5 ] 2 Registers 2 A B Zero reslt Ot emory 6 32 Sign etend Shift left 2 Ch5-54

28 Datapath para implementação mlticiclos com sinais de controle IorD em em IR RegDst Reg SrcA PC Address emory emdata [25 2] [2 6] [5 ] [5 ] [5 ] 2 Registers 2 A B Zero reslt Ot emory 6 32 Sign etend Shift left 2 control [5 ] emtoreg SrcB Op Ch5-55 Datapath para implementação mlticiclos com sinais de controle completo inclindo atalização do PC PCCond PCSorce PC Address emory emdata [3-26] [25 2] [2 6] [5 ] [5 ] PC IorD em em emtoreg IR [5 ] Otpts Control Op [5 ] Op SrcB SrcA Reg RegDst [25 ] Shift 2 Registers 2 A B left 2 PC [3-28] Zero reslt Jmp address [3-] Ot 2 emory 6 Sign etend 32 Shift left 2 control [5 ] Ch5-56

29 Tabela com Sinais de Controle Ch5-57 Ch5-58

30 Divisão da eecção de ma instrção em ciclos de clock e respectivos sinais de controle - fetch Incremento do PC e leitra da instrção em paralelo IR = emory[pc] PC = PC + 4 Sinais ativados em (), Irwrite (), IorD ( PC como endereço), SrcA ( PC para ), SrcB ( 4 para a ), Op ( add) e PC ( o novo valor de PC não é visível até o próimo ciclo de clock). Ch5-59 Divisão da eecção de ma instrção em ciclos de clock e respectivos sinais de controle 2 - decode e fetch Como temos reglaridade no formato das instrções, podemos, sem saber a natreza da instrção, fazer: ler dois registradores do file, mesmo qe eles não sejam tilizados e armazena-los nos registradores A e B; comptar os endereços de branch e gardá-los em Ot, mesmo qe a instrção não venha a ser m branch. A = Reg[IR[25-2]]; B = Reg[IR[2-6]]; Ot = PC + (sign-etend (IR[5-] << 2) Sinais ativados: SrcA ( PC vai para a ), SrcB (- sign etended e shifted enviado a ) e Op ( add). Ch5-6

31 Divisão da eecção de ma instrção em ciclos de clock e respectivos sinais de controle 3 - Eection, address comptation o branch completion Primeira etapa determinada pelo tipo de instrção. Para cada classe temos: Referência à memória (I-Type) Ot = A + sign-etend (IR[5-]); Sinais ativados: SrcA ( - A para ), SrcB ( - saída da nidade sign-etension para a ) e Op ( - add). Ch5-6 Divisão da eecção de ma instrção em ciclos de clock e respectivos sinais de controle Instrções Lógicas-Aritméticas ( R-type) Ot = A op B; Sinais ativados: SrcA ( - A para ULA), SrcB ( B para a ULA) e Op ( o campo fnct é sado para determinar os sinais de controle da ) Ch5-62

32 Divisão da eecção de ma instrção em ciclos de clock e respectivos sinais de controle Branch if ( A == B ) PC = Ot; Sinais ativados: SrcA ( - A para ULA), SrcB ( B para a ULA) e Op ( sb para teste de igaldade), PCCond ( se Zero=) e PCSorce ( PC recebe dado vindo de Ot) Jmp PC = PC[3-28] (IR[25-]<<2) Sinais ativados: PCSorce(- jmp address para PC) e PC () Ch5-63 Divisão da eecção de ma instrção em ciclos de clock e respectivos sinais de controle 4 - emory access or R-type instrction completion Nesta etapa, ma instrção de load o store acessa a memória o ma instrção R-type escreve se resltado. Referência à memória DR = emory [Ot]; - load emory [Ot] = B; - store Sinais ativados: em ( - para load) o em ( - para store), IorD ( para load, para qe o endereço de memória venha da ) Ch5-64

33 Divisão da eecção de ma instrção em ciclos de clock e respectivos sinais de controle instrções R-type Reg[IR[5-]] = Ot; Sinais ativados: RegDst ( campo rd (5-) sado como entrada do file para escrita), Reg () e emto Reg ( para saida da ULA ser escrita). Ch5-65 Divisão da eecção de ma instrção em ciclos de clock e respectivos sinais de controle 5 - emory read completion Load Reg[IR[2-6]] = DR; Sinais ativados: emtoreg ( para escrver o resltado da memória), Reg ( - escrita no file) e RegDst ( para escolher rt (2-6) como número do registrador). Ch5-66

34 Resmo das etapas de eecção para as diversas classes Ch5-67 Projeto da Unidade de Controle áqinas de estados finitos conjnto de estados e como estes estados podem mdar ( esta mdança próimo estado). Controle de estados finitos corresponde às cinco etapas de eecção de ma instrção, onde cada etapa é eectada em m ciclo de clock. Unidade de Controle implementada como máqina de estados finitos Ch5-68

35 Unidade de Controle áqinas de Estados Finitos Start fetch/decode and fetch (Figre 5.37) emory access instrctions (Figre 5.38) R-type instrctions (Figre 5.39) Branch instrction (Figre 5.4) Jmp instrction (Figre 5.4) Ch5-69 Diagrama de estados - fetch e instrction decode/ fetch Start (Op = 'LW') or (Op = 'SW') fetch em SrcA = IorD = IR SrcB = Op = PC PCSorce = (Op = R-type) decode/ Register fetch (Op = 'BEQ') SrcA = SrcB = Op = (Op = 'JP') emory reference FS (Figre 5.38) R-type FS (Figre 5.39) Branch FS (Figre 5.4) Jmp FS (Figre 5.4) Ch5-7

36 Diagrama de estados - emory reference From state instrctions 2 SrcA = SrcB = Op = (Op = 'LW') or (Op = 'SW') emory address comptation 3 (Op = 'LW') emory access (Op = 'SW') 5 emory access em IorD = em IorD = 4 -back step Reg emtoreg = RegDst = To state (Figre 5.37) Ch5-7 Diagrama de estados - R-type instrctions From state (Op = R-type) 6 Eection SrcA = SrcB = Op = 7 RegDst = Reg emtoreg = R-type completion To state (Figre 5.37) Ch5-72

37 Diagrama de estados - Branch instrctions 8 From state (Op = 'BEQ') SrcA = SrcB = Op = PCCond PCSorce = Branch completion To state (Figre 5.37) Ch5-73 Diagrama de estados - Jmp instrctions From state (Op = 'J') 9 Jmp completion PC PCSorce = To state (Figre 5.37) Ch5-74

38 Diagrama de estados - Figra Unidade de Controle completa decode/ fetch Start fetch em SrcA = IorD = SrcA = IR SrcB = SrcB = Op = AL UOp = PC PCSorce = emory address Branch comptation Eection completion Jmp completion SrcA = SrcA = SrcA = SrcB = SrcB = PC SrcB = Op = Op = PCSorce = Op = PCCond PCSorce = (Op = 'LW') or (Op = 'SW') (Op = R-type) (Op = 'BEQ') (Op = 'J') 3 (Op = 'LW') emory access (Op = 'SW') 5 emo ry access 7 R-type completion em IorD = em IorD = RegDst = Reg emtoreg = 4 -back step RegDst = Reg emtoreg = Ch5-75 CPI em ma CPU mlticycles Eemplo: Usando a figra anterior e a distribição de instrções abaio, qal a CPI, assmindo qe cada estado necessita de clico de clock? conjnto de instrções: 22% loads, % de stores, 49% de R-type, 6% de branches e 2% de jmps ( gcc ). Solção: O número de ciclos de clocks para cada classe é: loads: 5 stores: 4 R-type : 4 branches : 3 jmps: 3 Ch5-76

39 CPI em ma CPU mlticycles Solção: CPI = ciclos de clock da CPU / número de instrções CPI = Σ (nm. de instrções i X CPI i ) / nm. de instrções CPI = Σ ((nm. de instrções i / nm. de instrções) X CPI i ) CPI =.22 X 5 +. X X X X 3 CPI = é melhor qe a CPI de ma CPU em qe todas as instrções tivessem o mesmo número de ciclos de clock ( CPI pior caso = 5). Ch5-77 Implementação de ma Unidade de Controle: com máqina de estados finitos Uma máqina de estados finitos pode ser implementada com m registrador temporário qe garde o estado corrente, e ma lógica de controle combinacional, qe determina os sinais de controle e o próimo estado Combinational control logic Otpts Datapath control otpts Inpts Inpts from instrction opcode field State Net state Ch5-78

40 Implementação de ma Unidade de Controle: com icroprogramação Projeto simplificado da Unidade de Controle Cada microinstrção tem o efeito de ativar os sinais de controle especificados por elas Um microprograma é ma representação simbólica da nidade de controle qe será tradzida por m programa para a lógica de controle. O formato da microinstrção deve ser escolhida de tal forma a simplificar sa representação. Para evitar microinstrções inconsistentes, cada campo da microinstrção deve especificar m conjnto de sinais qe não acontecem simltaneamente. Ch5-79 Tabela com os campos das microinstrções Ch5-8

41 As microinstrções são colocadas em ma RO o PLA. O endereçamento das microinstrções pode ser dado seqüencialmente. Eistem 3 modos diferentes para a escolha da próima microinstrção a ser eectada: Incrementar o endereço da microinstrção corrente para obter o endereço da próima microinstrção. Este comportamento é indicado, colocando Seq no campo de Seqüência. Desviar para a microinstrção qe inicia a eecção da próima instrção IPS (estado - fetch). Este comportamento é indicado colocando Fetch no campo de Seqüência. Escolher a próima microinstrção baseada em entradas da nidade de controle. Este comportamento é chamado dispatch e é salmente implementado criando ma tabela (implementada em RO o PLA) contendo os endereços das microinstrções alvo. Geralmente eiste mitas tabelas, neste caso temos das a do estado e a do estado 2. Isto é indicado no campo Seqüência por Dispatch i, onde i é o número da tabela. Ch5-8 Tabela com os valores dos campos de ma microinstrção Ch5-82

42 Tabela com os valores dos campos de ma microinstrção Ch5-83 Criando m icroprograma -- Fetch e Decode Ch5-84

43 Criando m icroprograma -- Fetch e Decode Dispatch table e o opcode são sados para selecionar ma de 4 seqüências diferentes de microinstrções: em instrções de referência à memória Rformat instrções R-type BEQ instrções beq JUP instrções de jmp Ch5-85 Criando m icroprograma -- Referência à emória em Ch5-86

44 Criando m icroprograma -- Referência à emória LW2 Ch5-87 Criando m icroprograma -- Referência à emória SW2 Ch5-88

45 Criando m icroprograma -- instrções R-type Rformat Ch5-89 Criando m icroprograma -- Instrções beq BEQ Ch5-9

46 Criando m icroprograma -- Instrções de jmp JUP Ch5-9 icroprograma para nidade de controle Ch5-92

47 Implementação, em RO, da Unidade de controle microprogramada icrocode storage Otpts Datapath control otpts Inpt Adder icroprogram conter Seqencing control Address select logic Inpts from instrction opcode field Ch5-93 Eceções e interrpções Eceção é m evento inesperado, interno ao processador (p. e. overflow), qe casa ma mdança no flo normal de eecção das instrções. Interrpção é m evento inesperado, eterno ao processador (p. e. interrpção de I/O), qe casa ma mdança no flo normal de eecção das instrções. Ch5-94

48 Eemplos de eventos qe podem casar eceções/interrpções Tipo de Evento Fonte Terminologia IPS Reqisição de I/O Eterna Interrpção Chamada ao SO Interna Eceção Overflow aritimético Interna Eceção Uso de instrção não definida Interna a fncionamento do Ambos hardware Eceção Eceção o Interrpção Ch5-95 Detecção de eceção Dois tipos de eceção serão tratados: eecção de ma instrção não definida e overflow aritmético. Qando ocorre ma eceção, o endereço da instrção afetada é gardada no EPC (eception program conter) e o controle transferido ao sistema operacional em m endereço especificado. Dependendo da atitde do SO e do tipo de eceção, o programa pode ser interrompido o reiniciado a partir do endereço armazenado em EPC. Para o SO tratar a eceção, ele tem qe conhecer qal é a eceção. Há das maneiras: stats (Case), qe tem m campo qe especifica a eceção (IPS) vectored interrpts o SO sabe a razão da eceção pelo endereço de entrada no vetor. O SO sabe a razão da eceção pelo endereço passado para ele. Ch5-96

49 Para o SO tratar a eceção, ele tem qe conhecer qal é a eceção. Há das maneiras: stats (Case), qe tem m campo qe especifica a eceção (IPS) vectored interrpts o SO sabe a razão da eceção pelo endereço de entrada no vetor. O SO sabe a razão da eceção pelo endereço passado para ele. Tipo de eceção Endereço no vetor de eçeções(hea) Instrção não definida C he Overflow aritimético C 2 he Ch5-97 Para tratar a eceção vamos spor o primeiro método. Temos 2 registradores etra: EPC de 32 bits, sado para manter o endereço da instrção afetada e Case (32 bits), sado para armazenar a casa da eceção. Vamos assmir qe o bit menos significativo seja sado para codificar a casa da eceção ( instrção indefinida = e overflow = ) Precisamos de dois sinais de controle EPC e Case, o sinal do bit menos significativo de Case IntCase. Precisamos também escrever o endereço de eceção, no qal o SO entra para tratar a mesma (spor C 6 ). O mltipleador de entrada de PC dever ser alterado de 3 para 4 entradas (entrada C 6 ). A ULA deve sbtrair 4 do valor de PC para poder gardar em EPC. Ch5-98

50 PCCond PC IorD em em emtoreg IR Otpts Control Op [5 ] Case IntCase EPC PCSorce Op SrcB SrcA Reg RegDst PC Address emory emdata [3-26] [25 2] [2 6] [5 ] [5 ] emory [25 ] Shift [5 ] 6 2 Registers Sign etend 2 32 Shift left 2 A B control left 2 PC [3-28] Zero reslt Jmp address [3-] CO 3 Ot 2 EPC Case [5 ] Ch5-99 Para detectar as eceções e transferir o controle para o estado apropriado temos: Instrção indefinida: é detectada qando não há próimo estado definido a partir do estado, para o valor do opcode. Tratamos definindo o próimo estado, para qalqer valor de opcode, como estado. Overflow aritmético: o sinal de overflow (saída da ULA) é sado para modificar a máqina de estados para especificar m novo próimo estado a partir do estado 7. Ch5-

51 IntCase = Case SrcA = SrcB = Op = EPC PC PC++Sorce = IntCase = Case SrcA = SrcB = Op = EPC PC PCSorce = PCSorce = To state to begin net instrction Ch5- emory address comptation 2 SrcA = SrcB = Op = Start fetch em SrcA = IorD = IR SrcB = Op = PC PCSorce = 6 (Op = 'LW') or (Op = 'SW') Eection SrcA = SrcB = Op = (Op = R-type) Branch completion 8 SrcA = SrcB = Op = PCCond PCSorce = decode/ Register fetch (Op = 'BEQ') 9 SrcA = SrcB = Op = (Op = 'J') Jmp completion PC PCSorce = (Op = other) 3 (Op = 'LW') em IorD = emory access (Op = 'SW') 5 em IorD = emory access 7 R-type completion IntCase = Case RegDst = Reg emtoreg = Overflow SrcA = SrcB = Op = EPC PC PCSorce = IntCase = Case SrcA = SrcB = Op = EPC PC PCSorce = 4 -back step Overflow Reg emtoreg = RegDst = Ch5-2