Organização e Arquitetura de Computadores I

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1 Universidade Federal de Campina Grande Unidade cadêmica de Sistemas e Computação Curso de Bacharelado em Ciência da Computação Organização e rquitetura de Computadores I Nível da Microarquitetura (Parte Complementar) Prof a Joseana Macêdo Fechine Régis de raújo joseana@computacao.ufcg.edu.br Carga Horária: 6 horas

2 Tópicos Nível IS Nível da Microarquitetura Datapath Unidade de Controle 2

3 Microarquitetura Microarquitetura: forma como está implementada a arquitetura em hardware Processador: Datapath: blocos funcionais Controle: sinais de controle pplication Software Operating Systems rchitecture Microarchitecture Logic Digital Circuits nalog Circuits Devices programs device drivers instructions registers datapaths controllers adders memories ND gates NOT gates amplifiers filters transistors diodes Physics electrons 3

4 Microarquitetura Múltiplas implementações para uma mesma arquitetura: Single-cycle Cada instrução é executada em um único ciclo Multicycle execução de cada instrução é dividida em uma série de passos menores Pipelined execução de cada instrução é dividida em uma série de passos menores Múltiplas instruções (parte de) executando ao mesmo tempo. 4

5 Microarquitetura Conceitos importantes: Program execution time Execution Time = (# instructions)(cycles/instruction)(seconds/cycle) Cycles/instruction = CPI Seconds/cycle = clock period /CPI = Instructions/cycle = IPC Desafios na implementação de uma microarquitetura Custo Power Desempenho 5

6 Microarquitetura Processador MIPS Subconjunto das instruções MIPS: R-type instructions: and, or, add, sub, slt instructions: lw, sw Branch instructions: beq 6

7 Micro-rquitetura Estado da rquitetura Determina o estado do Processador em um dado instante de tempo PC 32 registradores Memória 7

8 Microarquitetura Elementos de estados do MIPS: PC' PC WE WD3 Register File WE Instruction 32 Data WD 8

9 Microarquitetura - Processador MIPS Datapath Unidade de Controle 9

10 Processador Execução de lw : Fetch da Instrução PC' PC Instruction Instr 2 3 WD3 WE3 Register File 2 Data WD WE

11 Processador Execução de lw 2: Lê o operando fonte do RF PC' PC Instruction Instr 25:2 2 3 WD3 WE3 Register File 2 Data WD WE

12 Processador Execução de lw 3: Sign-extend o imediato PC' PC Instruction Instr 25:2 2 3 WD3 WE3 Register File 2 Data WD WE 5: Sign Extend SignImm 2

13 Processador Execução de lw 4: Calcula o endereço efetivo de memória LUControl 2: PC' PC Instruction Instr 25:2 2 3 WD3 WE3 Register File 2 Src SrcB LU Zero LUResult Data WD WE 5: Sign Extend SignImm 3

14 Processador Execução de lw 5: Lê o dado da memória e o escreva no RF PC' PC Instruction Instr 25:2 2:6 2 3 WD3 RegWrite WE3 Register File 2 LUControl 2: Src SrcB LU Zero LUResult WE Data WD ReadData 5: Sign Extend SignImm 4

15 Processador Execução de lw 6: Determina o endereço da próxima instrução PC' PC Instruction Instr 25:2 2:6 2 3 WD3 RegWrite WE3 Register File 2 LUControl 2: Src SrcB LU Zero LUResult Data WD WE ReadData 4 + PCPlus4 5: Sign Extend SignImm Result 5

16 Processador Execução de sw Precisa escrever o valor do registrador na memória PC' PC Instruction Instr 25:2 2:6 2:6 2 3 WD3 RegWrite WE3 Register File 2 LUControl 2: Src SrcB LU Zero LUResult WriteData MemWrite WE Data WD ReadData 4 + PCPlus4 5: Sign Extend SignImm Result 6

17 Processador Instruções R-Type: add, sub, and, or,. Escrever LUResult no RF Escreve emrd e não emrt PC' PC Instruction Instr 25:2 2:6 RegWrite RegDst LUSrc LUControl 2: MemWrite MemtoReg varies 2 3 WD3 WE3 Register File 2 Src SrcB LU Zero LUResult WriteData WE Data WD ReadData 4 + PCPlus4 2:6 5: 5: WriteReg 4: Sign Extend SignImm Result 7

18 Processador Instruçãobeq Determina se os conteúdos dos registradores são iguais Calcula o endereço alvo do desvio (sign-extended immediate + PC+4) PCSrc PC' PC Instruction Instr 25:2 2:6 RegWrite RegDst LUSrc LUControl 2: Branch MemWrite MemtoReg x x 2 3 WD3 WE3 Register File 2 Src SrcB LU Zero LUResult WriteData WE Data WD ReadData 4 + PCPlus4 2:6 5: 5: WriteReg 4: Sign Extend SignImm <<2 + PCBranch Result 8

19 9 Processador Unidade de Controle SignImm Instruction WD3 2 WE3 2 Sign Extend Register File Data WD WE PC PC' Instr 25:2 2:6 5: 5: SrcB 2:6 5: <<2 + LUResult ReadData WriteData Src PCPlus4 PCBranch WriteReg 4: Result 3:26 RegDst Branch MemWrite MemtoReg LUSrc RegWrite Op Funct Control Unit Zero PCSrc LUControl 2: LU

20 Processador Control Unit Control Unit Opcode 5: Main Decoder MemtoReg MemWrite Branch LUSrc RegDst RegWrite LUOp : Funct 5: LU Decoder LUControl 2: 2

21 Processador MIPS Single-Cycle LU F 2: Function N B N & B B + B LU N Y 3 F not used & ~B ~B - B SLT 2

22 Processador LU N B N N N F 2 C out + [N-] S Zero Extend N N N N F : Y N 22

23 Processador LU Decoder LUOp : Meaning dd Subtract Look at Funct Not Used LUOp : X X X X X X Funct X X (add) (sub) (and) (or) (slt) LUControl 2: (dd) (Subtract) (dd) (Subtract) (nd) (Or) (SLT) 23

24 24 Processador Funcionalidades SignImm Instruction WD3 2 WE3 2 Sign Extend Register File Data WD WE PC PC' Instr 25:2 2:6 5: 5: SrcB 2:6 5: <<2 + LUResult ReadData WriteData Src PCPlus4 PCBranch WriteReg 4: Result 3:26 RegDst Branch MemWrite MemtoReg LUSrc RegWrite Op Funct Control Unit Zero PCSrc LUControl 2: LU 25: <<2 27: 3:28 PCJump Jump

25 25 Processador Decodificador Principal XX X X X X j Jump addi X X beq X X sw lw R-type LUOp : MemtoReg MemWrite Branch lusrc RegDst RegWrite Op 5: Instruction

26 Processador Desempenho: Quão rápido é o processador? Cycle time: limitado pelo caminho crítico -lw 3:26 5: MemtoReg Control MemWrite Unit Branch LUControl 2: Op LUSrc Funct RegDst RegWrite PCSrc PC' PC 4 Instruction + PCPlus4 Instr 25:2 2:6 2:6 5: 5: 2 3 WD3 WE3 Register File 2 WriteReg 4: Sign Extend SignImm Src SrcB <<2 Zero LU + LUResult WriteData PCBranch Data WD WE ReadData Result 26

27 Processador MIPS Single- Cycle Caminho crítico T c = t pcq_pc + t mem + max(t RFread, t sext ) + t mux + t LU + t mem + t mux + t RFsetup Na maioria das implementações os caminhos limitantes são: memória, LU, register file. ssim, T c = t pcq_pc + 2t mem + t RFread + 2t mux + t LU + t RFsetup 27

28 Processador Element Register clock-to-q Register setup Multiplexer LU read Register file read Register file setup Parameter t pcq_pc t setup t mux t LU t mem t RFread t RFsetup Delay (ps) T c = t pcq_pc + 2t mem + t RFread + 2t mux + t LU + t RFsetup = [3 + 2(25) (25) ] ps = 95 ps 28

29 Processador Para um programa com bilhões de instruções executando em um processador MIPS single-cycle, Execution Time = (# instructions)(cycles/instruction)(seconds/cycle) = ( 9 )()(95-2 s) = 95 seconds 29

30 Processadores Intel Evolução dos Microprocessadores Intel 3

31 Processadores Intel 3

32 Processadores Intel I-32 Chip do Pentium 4 Chip do Core Duo 32

33 Processadores Intel I-32 Chip do Core i3 Chip do Core i5 Chip do Core i7 33

34 Processadores Intel I-32 Fonte: 34