Capítulo MC10 Organização Básica de Processadores

Transcrição

1 1 IC-UNICAMP MC 602 Circuitos Lógicos e Organização Computadores IC/Unicamp Prof Mario Côrtes Capítulo MC10 Organização Básica Processadores

2 Tópicos Níveis abstração Máquina programa armazenado / Von Neumann / Harvard Unidas um processador: via dados, controle, banco processadores, memória Visão geral funcionamento ISA: instruction set architecture Modos enreçamento Visão introdutória: uma máquina Load / Store ISA Via dados e controle 2

3 3 IC-UNICAMP Níveis abstração Problemas Algoritmos Linguagem alto nível Instruction Set Architecture (ISA) Microarchitecture Circuitos Dispositivos

4 4 IC-UNICAMP Níveis abstração Problema Algoritmo Programa Instr Set Architecture MC102 e MC202 Software Design: escolher algoritmos and estrutura dados Programação: implementar o sign com uma linguagem Compilação/Interpretação: converter linguagem para instruções máquina MC404

5 5 IC-UNICAMP Níveis abstração.... Instr Set Architecture Microarch Circuitos Dispositivos MC722 Processor Design: escolher estruturas para implementar ISA Logic/Circuit Design: MC602 projeto a nível gates e componentes MC922 Process Engineering & Fabrication: senvolver e fabricar dispositivos e circuitos integrados

6 Objetivos ste capítulo Dado o conhecimento do projeto estruturas: lógica combinacional, lógica sequencial, memórias, FSM Introdução: como combinar essas estruturas para construir um processador 6

7 7 IC-UNICAMP Von Neumann: computador programa armazenado Unida Controle IR PC CPU Via dados R0 R1 R2... Rn ALU AR DR Memória IO instruções instruções dados dados instruções instruções dados dados.....

8 Via dados R0 R1 R2... Rn ALU Via dados Unida responsável pela manipulação dos dados Banco registradores trocam dados com a memória: load (Mem Reg) e store (Reg Mem) operandos da ALU armazenam resultados da ALU ALU operações lógicas e aritméticas Barramentos tipicamente 2 para os operandos potencialmente 3: 2 operandos + 1 resultado fine latência (nº ciclos) para realizar operações 8

9 AR DR Memória Memória Na arquitetura Von Neumann: contém dados e o programa armazenado AR: Address Register DR: Data Register Sinais controle mais importantes: RD e WR Na leitura / escrita dados: interação com a via dados através DR Na leitura instrução: interação com a unida controle (para codificação da instrução) através PC (Program Counter) e IR (Instruction Register) 9

10 Unida Controle Unida controle IR PC PC (Program Counter): contem o enreço da instrução sendo executada (lida mais recentemente) IR (Instruction Register): contém a instrução sendo executada IR e PC pom ser enviados diretamente para a memória ou PC AR e DR IR Unida controle: normalmente uma FSM codifica IR e gera sinais controle para as unidas fine valor PC: incrementa ou salta exemplos sinais controle: carga e enreço registradores, RD / WR da memória, função da ALU, controle fluxo execução 10

11 Entrada e saída: IO IO Mostrado apenas genericamente Interface da CPU com periféricos entrada: discos, drives USB, teclado, mouse, audio in saída: impressora, monitor, audio out Normalmente feita via barramento I/O on controladores dos dispositivos são conectados A ser visto em MC722 11

12 12 IC-UNICAMP Interconexão Unida Controle IR PC Na figura, genericamente Normalmente há um ou mais barramentos Via dados R0 R1 R2... Rn Incomum ligação direta, exceto em casos comunicação dicada Organização interconexão varia muito ALU DR Memória IO AR

13 13 IC-UNICAMP Arquitetura Harvard: memórias dicadas DM e IM IR PC Unida Controle Memória Instruções Via dados DR AR R0 R1 R2... Rn Memória Dados ALU IO

14 Visão geral do funcionamento Programa armazenado na memória (dados+instruções ou instruções) Instruções: linguagem máquina (binário) especificam tipo instrução (OPco), enreços, condições e operandos Passos Fetch: instrução é lida da memória; IR Mem(PC) 1 ou mais ciclos (penda da velocida da memória) Decodificação: análise pela unida controle 1 ciclo Execução: realização do que está especificado na instrução 1 ou mais ciclos Resultado da execução um programa conteúdo alterado da memória interações com dispositivos I/O 14

15 ISA: Instruction Set Architecture Acesso à memória envolvem leitura ou escrita em enreço na memória ( dados) contém DR Mem (AR) Controle fluxo execução svio absoluto: PC enreço svio svio condicional: PC enreço svio se alguma condição é satisfeita Aritmética/lógica Operações lógicas sobre 1 ou 2 operandos: and, or, xor, not, shift etc Operações artiméticas sobre 1 ou 2 operandos: add, sub, mult, mod, inv, cmp Operandos: registradores ou dados enreçados na memória Essas instruções são as únicas que manipulam e alteram dados objetivo fim qualquer programa 15

16 ISA: Instruction Set Architecture Acesso à memória envolvem leitura ou escrita em enreço na memória ( dados) contém DR Mem (AR) Controle fluxo execução svio absoluto: PC enreço svio svio condicional: PC enreço svio se alguma condição é satisfeita Aritmética/lógica Operações lógicas sobre 1 ou 2 operandos: and, or, xor, not, shift etc Operações artiméticas sobre 1 ou 2 operandos: add, sub, mult, mod, inv, cmp Operandos: registradores ou dados enreçados na memória Essas instruções são as únicas que manipulam e alteram dados objetivo fim qualquer programa Enreços 16

17 imediato (D I): na instrução inxado (D): Enreçamento dados (D) registrador + imediato direto (D): na instrução indireto: armazenado na memória (D) ou em registrador (I) relativo (I): imediato + PC e instruções (I) OP Imed OP Reg Imed OP End OP End OP Reg OP Imed Em geral: imediato po ser + ou - 17

18 18 IC-UNICAMP Instruções acesso à memória Leitura ou escrita DR Mem (AR) Enreçamento direto: AR IR End ex: ld R1 End # R1 Mem(IR End ) OP End inxado: AR Reg + IR End ex: ld_ind R1, R2, End # R1 Mem(R2 + IR End ) útil para acesso a vetores (loops) OP Regs Imed

19 Instruções controle fluxo Controle fluxo execução svio absoluto: PC enreço svio svio condicional: PC enreço svio se alguma condição é satisfeita Enreçamento direto (ou imediato): PC IR End relativo: PC IR Imed + PC indireto reg: PC Reg Condições svio resultado operação da ULA: C, V, Z, N registrador status: guarda situação execução passada teste outros registradores 19

20 Instruções aritméticas e lógicas Dois operandos: res Oper(op1, op2) Um operando: res Oper(op1) Operandos: registradores ou dados enreçados na memória Máquinas 3 enreços: Mem(end1) Mem(end2) Oper Mem(end3) precisa 3 acessos à memória Máquinas 2 enreços: Mem(end1) Reg Oper Mem(end2) Reg apoio = acumulador = Acc Máquinas 1 enreço Acc Acc Oper Mem(end1) 20

21 Instruções aritméticas e lógicas (cont) Máquinas load / store R1 Ri Oper Rj ULA não opera diremente sobre dados da memória típico dos computadores RISC (todos atuais) implica na necessida banco registradores é o que será visto em MC602 e MC722 21

22 22 IC-UNICAMP Tipos Máquinas (operandos da ULA)

23 Exemplo uma máquina ld/st: MIPS Instruções e dados: palavras tem 32 bits Enreçamento à memória byte a byte. 3 formatos instruções R I J op rs rt rd shamt funct op rs rt 16 bit address op 26 bit address 23

24 Instruções MIPS: tipo R R-type: Register-type 3 operandos registradores: rs, rt: source registers rd: stination register Outros campos: op: código da operação ou opco funct: função opco + função finem operação shamt: a quantida shift para instruções slocamento R-Type op rs rt rd shamt funct 6 bits 5 bits 5 bits 5 bits 5 bits 6 bits 24

25 Instruções MIPS: exemplos tipo R Assembly Co add $s0, $s1, $s2 sub $t0, $t3, $t5 Field Values op rs rt rd shamt funct bits 5 bits 5 bits 5 bits 5 bits 6 bits $s0 $s1 + $s2 $t0 $t3 - $t5 Machine Co op rs rt rd shamt funct (0x ) (0x016D4022) 6 bits 5 bits 5 bits 5 bits 5 bits 6 bits Nota: a orm dos registradores no código assembly: add rd, rs, rt 25

26 Instruções MIPS: tipo I I-Type: Immediate-Type 3 operands: rs, rt: register operands imm: Outros campos: op: opco 16-bit em complemento dois immediate I-Type op rs rt imm 6 bits 5 bits 5 bits 16 bits 26

27 27 IC-UNICAMP Instruções MIPS: exemplos tipo I Assembly Co addi $s0, $s1, 5 Field Values op rs rt imm $s0 $s1 + 5 addi $t0, $s3, $t0 $s3 + (-12) lw $t2, 32($0) $t2 Mem($s0 + 32) sw $s1, 4($t1) bits 5 bits 5 bits 16 bits Mem($t1 + 4) $s1 Nota: a orm dos registradores no código assembly: addi rt, rs, imm lw sw rt, imm(rs) rt, imm(rs) Machine Co op rs rt imm bits 5 bits 5 bits 16 bits (0x ) (0x2268FFF4) (0x8C0A0020) (0xAD310004)

28 Instruções MIPS: tipo J J-Type: Jump-Type 26-bit address operand (addr) Usado nas instruções jump (j) J-Type op addr 6 bits 26 bits 28

29 29 IC-UNICAMP Instruções MIPS Formatos das Instruções R-Type op rs rt rd shamt funct 6 bits 5 bits 5 bits 5 bits 5 bits 6 bits I-Type op rs rt imm 6 bits 5 bits 5 bits 16 bits J-Type op addr 6 bits 26 bits

30 MIPS: resumo MIPS operands Name Example Comments $s0-$s7, $t0-$t9, $zero, Fast locations for data. In MIPS, data must be in registers to perform 32 registers $a0-$a3, $v0-$v1, $gp, arithmetic. MIPS register $zero always equals 0. Register $at is $fp, $sp, $ra, $at reserved for the assembler to handle large constants. Memory[0], Accessed only by data transfer instructions. MIPS uses byte addresses, so 2 30 memory Memory[4],..., sequential words differ by 4. Memory holds data structures, such as arrays, words Memory[ ] and spilled registers, such as those saved on procedure calls. MIPS assembly language Category Instruction Example Meaning Comments add add $s1, $s2, $s3 $s1 = $s2 + $s3 Three operands; data in registers Arithmetic subtract sub $s1, $s2, $s3 $s1 = $s2 - $s3 Three operands; data in registers add immediate addi $s1, $s2, 100 $s1 = $s Used to add constants load word lw $s1, 100($s2) $s1 = Memory[$s ] Word from memory to register store word sw $s1, 100($s2) Memory[$s ] = $s1 Word from register to memory Data transfer load byte lb $s1, 100($s2) $s1 = Memory[$s ] Byte from memory to register store byte sb $s1, 100($s2) Memory[$s ] = $s1 Byte from register to memory load upper immediate lui $s1, 100 $s1 = 100 * 2 16 Loads constant in upper 16 bits branch on equal beq $s1, $s2, 25 if ($s1 == $s2) go to PC branch on not equal bne $s1, $s2, 25 if ($s1!= $s2) go to Conditional PC branch set on less than slt $s1, $s2, $s3 if ($s2 < $s3) $s1 = 1; else $s1 = 0 Equal test; PC-relative branch Not equal test; PC-relative Compare less than; for beq, bne set less than immediate slti $s1, $s2, 100 if ( $s2 < 100) $s1 = 1; else $s1 = 0 Compare less than constant jump j 2500 go to Jump to target address Uncondi- jump register jr $ra go to $ra For switch, procedure return tional jump jump and link jal 2500 $ra = PC + 4; go to For procedure call 30

31 Funcionamento simplificado Funcionamento simplificado para as fases Busca instrução ou fetch Decodificação Execução Sequenciamento das ações governado pela Unida Controle (é uma FSM) 31

32 1º ciclo: fetch ou busca instruções IR IM(PC) Incrementa PC IR PC Unida Controle Memória Instruções Via dados DR AR fase comum p todas as instruções PC aponta para próxima instrução R0 R1 R2... Rn ALU Memória Dados IO 32

33 2º ciclo : codificação Unida controle analisa IR IR PC Unida Controle Intifica instrução e gera sinais controle Memória Instruções Via dados DR AR fase comum p todas as instruções R0 R1 R2... Rn ALU Memória Dados IO 33

34 Execução: instruções aritm/lógica Ciclo3: controle operação da ALU operandos IR PC Unida Controle Ciclo4: controle escrever resultado da operação no registrador resultado Memória Instruções Via dados DR AR voltar para ciclo 1 (fetch) R0 R1 R2... Rn Memória Dados ALU IO 34

35 Execução: instruções acesso à memória Ciclo3: controle operação da ALU soma operandos: registrador e imediato Ciclo4: controle enviar resultado (enreço) para AR controle para DM (read write) Ciclo5: se load, copiar DR Reg se store, execução concluída Voltar para ciclo 1 (fetch) IR PC Memória Instruções R0 R1 R2... Rn ALU Unida Controle Via dados DR Memória Dados IO AR 35

36 Execução: svio Ciclo3: controle se absoluto: imediato PC e fim se beq: finir ALU compara R1 e R2 IR PC Unida Controle Ciclo4: controle se R1=R2 então imediato PC se R1 R2, fim Voltar para ciclo 1 (fetch) Memória Instruções Via dados R0 R1 R2... Rn DR AR Memória Dados ALU IO 36

37 37 IC-UNICAMP Fluxograma simplificado 1 IR PC IM(PC) PC+1 fetch 2 Decodificação Arit/Log ld/st beq jump 3 Config ALU OP e operandos ld ALU end efetivo Reg + Imediato st N ALU R1=R2? S PC Imediato 4 Reg resultado DM Rd DM Wr PC Imediato 5 Reg DM DR

38 ALU 38 IC-UNICAMP Processador MIPS Multicycle Datapath para o Processador Multicycle PCEn IorD MemWrite IRWrite RegDst MemtoReg RegWrite ALUSrcA ALUSrcB 1:0 ALUControl 2:0 BranchPCWrite PCSrc PC' CLK PC 0 EN 1 Adr CLK A RD Instr / Data Memory WD WE CLK Instr EN CLK Data 25:21 20:16 20:16 15: CLK A1 A2 A3 WD3 WE3 Register File RD1 RD2 CLK A B 0 SrcA Zero CLK ALUResult ALUOut SrcB <<2 ImmExt 15:0 Sign Extend

39 ALU 39 IC-UNICAMP Uso múltiplo da ALU PC CLK A1 A2 WE3 RD1 RD2 A3 Register File WD3 CLK A B SrcA SrcB Zero ALUResult <<2 Immed Sign Extend ImmExt Mux2:1 Mux4:1 ALU A ALU B ALU Result Uso 1 00 A B A op B Arit/log 0 11 PC Imed>>2 End. svio Desv relativo PC 0 01 PC 4 PC PC+4 Preparar fetch 1 10 A Imediato A+Imediato End p ld e st

40 RegDst MemtoReg ALU 40 IC-UNICAMP Processador MIPS Multicycle Controle para o Processador Multicycle IorD MemWrite IRWrite 31:26 5:0 CLK Control Unit Op Funct PCWrite Branch PCSrc ALUControl 2:0 ALUSrcB 1:0 ALUSrcA RegWrite PCEn PC' CLK PC 0 EN 1 Adr CLK A RD Instr / Data Memory WD WE CLK Instr EN CLK Data 25:21 20:16 20:16 15: CLK A1 A2 A3 WD3 WE3 Register File RD1 RD2 CLK A B 0 SrcA Zero CLK ALUResult ALUOut SrcB <<2 15:0 Sign Extend SignImm

41 41 IC-UNICAMP Conclusão Detalhes da implementação serão vistos em MC722