Arquitectura de Computadores II. Revisão e implementação do datapath do MIPS

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1 Arqitectra de omptadores II 3º Ano Revisão e implementação do datapath do IPS João Lís Ferreira Sobral epartamento do Informática Universidade do inho Fevereiro 23

2 Revisão do datapath (P) do IPS Visão global dos passos necessários para a eecção de ma instrção (lw, sw, add, sb, and, or, slt, beq e j):. bsca da instrção à memória, tilizando o conteúdo do P para indicar a posição de memória qe contém a instrção a eectar. 2. descodificação da instrção e leitra do conteúdo de m o dois registos, tilizando os campos da instrção. 3. eecção da operação na ALU: a. lw e sw calcla o endereço de memória a aceder ($rs+imm6) b. add, sb, and, or e stl eecta a operação correspondente c. beq efecta a comparação dos dois registos 4. acesso à memória (lw e sw) o escrita do resltado (add, sb, and, or, slt e beq) 5. escrita do resltado em registos (lw) Visão global (simplificada) do P do IPS: at a Reg i s te r # P A d d r e s s I n s trc t i o n Re g i st e r s A L U Reg i s te r # I n s t r c t i o n m e m o r y Reg i s te r # A dd re ss at a m e mo r y a t a Os elementos qe operam em dados (i.e., ALU) são de lógica combinatória. Os elementos qe gardam estado definem o estado da máqina (i.e., memória de instrções, de dados e banco de registos) são formados por lógica seqencial. Os elementos qe gardam estado transitam para novos valores apenas nm dos bordos do relógio. Nesta implementação todas as instrções são eectadas nm só ciclo do relógio. Arqitectra de omptadores II 2 João Lís Sobral 23

3 Revisão do datapath (P) do IPS Blocos básicos do P - Bsca da instrção I n s tr c ti o n a d d r e s s I n s t r c t i o n m e m or y I nstr ctio n P A d d S m a. In s t r ction m em o r y b. Prog r a m con t er c. A dd e r memória de instrções - armazena o programa a eectar program conter (P) - indica o endereço da instrção a eectar. somador - ALU qe efecta apenas a operação de adição (adder) para calclar o endereço da próima instrção a eectar (P + 4) A d d 4 P R e ad addre s s In str c t i on In str c t i on me mo ry o endereço do P é tilizado para bscar na memória a instrção a realizar. Simltaneamente, o valor do P é incrementado de 4 para apontar para a próima instrção (cada instrção tem sempre 32 bits) Arqitectra de omptadores II 3 João Lís Sobral 23

4 Revisão do datapath (P) do IPS Blocos básicos do P Leitra do banco de registos e eecção R egiste r n m ber s at a 5 3 r e g ist e r 5 5 r e g ist e r 2 R e gis t ers W rit e r e g ist e r W rit e d ata d ata 2 a ta A L U operation Z er o A LU A LU re s lt Reg Wr it e a. R egi s ter s b. A L U banco de registos - possibilita o acesso ao valor dos registos do processador. Nma instrção pode ser necessário, no máimo, ler dois registos e escrever m resltado nm registo (e. add $rd, $rs, $rs2) O banco de registos, em cada ciclo, coloca o valor dos registos indicados em Read register e Read register 2 em Read data e Read data 2, respectivamente, tornando desnecessário m sinal de controlo para a leitra dos registos. O qando é activado o sinal de controlo RegWrite o valor em Write ata é escrito no registo indicado em Write register. ALU - realiza as operações (adição, sbtracção, etc.. ) possindo das entradas de dados de 32 bits, ma saída de 32 bits para o resltado e m sinal adicional qe indica se o resltado da operação foi zero. O sinal de controlo ALU operation permite seleccionar a operação a realizar. I ns tr ction regi s t er regi s t er 2 Re g i s t ers Wr ite regi s t er Wr ite dat a Re ad d ata Re ad d ata 2 R egw ri t e 3 A LU op e r at i o n Z er o A L U AL U r es l t As entradas do banco de registos (Read register, Read register 2 e Write register) provêm directamente dos campos da instrção. As das entradas da ALU estão ligadas às das saídas do banco de registos. A saída da ALU deve ser ligada ao Write data do banco de registos, para qe seja possível escrever o resltado da operação no registo destino (e. add $rd, $rs, $rs2) Arqitectra de omptadores II 4 João Lís Sobral 23

5 Revisão do datapath (P) do IPS Blocos básicos do P Acessos à memória (lw e sw) e mw r ite A d d r es s W r it e data a t a memo ry d a ta Si g n e te nd e mre ad a. at a me mo r y n i t b. Si g n-e t e n si o n n i t A nidade de memória de dados permite ler e escrever na memória. O sinal Address indica a posição de memória a ler o escrever e o sinal Write data indica os dados a escrever. O sinal Read data contém o valor lido da memória. Os sinais de controlo emread e emwrite permitem seleccionar a operação de leitra o escrita, respectivamente. A nidade de etensão de sinal efecta a etensão de valores de 6 bits, em complemento para 2, para valores de 32 bits. I n s t r c t i o n re g is te r re g is te r 2 Reg iste rs Wr it e re g is te r Wr it e Re g W ri te data data 2 3 A L U o p e ra ti o n Z e r o AL U A LU r es l t A ddr es s W rite da ta e m Wr i te a t a m e mo ry 6 32 Si g n e te nd e m Re a d Nos acessos à memória (i.e. lw $rd, Imm6($rs) e sw $rs2, Imm6($rs)) o endereço a aceder é calclado através da adição de ma constante de 6 bits com o valor de m registo. Os 6 bits provém de m campo da instrção, sendo necessário estender o valor para 32 bits e ligar à ALU, bem como a primeira saída do banco de registos. A saída da ALU é tilizada para indicar o endereço a ser acedido A saída da memória é ligada ao banco de registos para possibilitar a colocação do valor lido da memória em registo (em lw) Arqitectra de omptadores II 5 João Lís Sobral 23

6 Revisão do datapath (P) do IPS Blocos básicos do P álclo de endereço de salto (beq) P + 4 fr o m in s trc t ion da tap a th Ad d S m Br a n c h t ar ge t Sh i ft left 2 I n s t r c t i o n r e g i s t e r r e g i s t e r 2 Re g is t er s W r i t e r e g i s t e r W r i t e R e g W r i t e R e ad d at a R e ad d at a Sig n e t end 3 AL U A LU o p e ra ti o n Z e r o T o b r an c h c o n tr o l l o gic As instrções de salto relativo (beq $rs, $rs2, offset) contêm três parâmetros: os dois registos a comparar e m deslocamento de 6 bits, tilizado para calclar o endereço da próima instrção, caso a condição se verifiqe. O endereço de salto é calclado estendendo a constante de 6 para 32 bits, mltiplicando por 4 (os saltos relativos são ao nível das palavras de 4 bytes) e adicionando a P + 4 (o salto com deslocamento corresponde à instrção seginte). A condição de salto é verificada sbtraindo os valores dos dois registos. Qando o valor resltante é é activada a saída Zero, qe indica qe o salto deve ser tomado Qando o salto é tomado o endereço da próima instrção a eectar é o endereço de salto calclado. aso contrário, o salto não deve ser tomado e a instrção a eectar está no endereço P + 4 A instrção de jmp difere do beq ma vez qe é m salto absolto e sbstiti os 28 bits menos significativos do P. A sa implementação é diferente da do beq. (será analisada posteriormente) Arqitectra de omptadores II 6 João Lís Sobral 23

7 Revisão do datapath (P) do IPS Jnção dos vários blocos básicos do P (Tipo R + lw + sw) Se l e ct A B Select (saída) A B A 32 - b it w i d e 2 -to- m l t ipl e or Um mltipleer permite seleccionar ma saída entre várias entradas, através de m sinal de controlo (neste caso, designado por select) Uma mesma nidade do P não pode ser sada várias vezes no mesmo ciclo. Em ciclos diferentes, as várias nidades podem ser tilizadas para instrções distintas (e. a ALU e o banco de registos) 4 A d d A segnda entrada da ALU pode provir do banco de registos (Read data 2, em instrções tipo R e beq) o da nidade de etensão de sinal (instrções tipo I, nomeadamente lw e sw). O mltipleer permite seleccionar (através de ALUSrc) ma das sas entradas consoante a instrção a eectar P a d d r e s s I n s t r c t i o n I n s t r c t i o n m e m o r y Read re g is t er R ea d r egi s ter 2 Wr it e re g is t er Wr it e R e g Wr ite R egi sters Read da ta Read da ta 2 A L USrc 3 AL U o p e ra ti on Ze r o A L U AL U res lt Ad dr es s W r i t e d at a e m Wri te Re ad a t a m em o ry e m tore g 6 S ig n 32 e t en d e m O valor qe é escrito no banco de registos pode provir da memória (lw) o da ALU (otras instrções) Arqitectra de omptadores II 7 João Lís Sobral 23

8 Revisão do datapath (P) do IPS Jnção dos vários blocos básicos do P Sporte a beq O sporte à instrção beq implica a introdção de mais m mltipleer, controlado pelo sinal PSrc, para permitir a escolher o próimo valor do P: eecção seqencial (P + 4) o o valor calclador pelo beq. P S rc 4 A d d S hif t l ef t 2 A dd ALU r e s l t P a d d r e s s I n s t r c t i o n I n s t r c t ion m e m o ry Read r e g ist e r re gi s ter 2 W rit e r e g ist e r W rit e d a ta R e g is t ers R e ad d at a R ea d da ta 2 Reg Writ e 6 32 S i gn e te n d AL USr c 3 ALU o p e ra ti on Z e r o A L U A L U r e s l t Ad d re s s W r i t e d at a em R e ad e m W r i t e at a m e m o r y e m t ore g Sinais de controlo para a ALU A tabela de verdade para a ALU: ALU operation Operação realizada AN OR adição sbtracção set on less than A nidade ALU ontrol gera o sinal ALUOperation com base no sinal ALUOp e no campo fnct, através da seginte tabela: Instrção ALUOp ampo ALU Operação fnct operation LW adição SW adição BEQ sbtracção Tipo R (add) adição Tipo R (sb) sbtracção Tipo R (and) and Tipo R (or) or Tipo R (slt) set on less than Arqitectra de omptadores II 8 João Lís Sobral 23

9 Revisão do datapath (P) do IPS Finalização do P ampos da Instrção O registo destino pode encontrar-se no campo [5-] o no campo [2-6], o qe obriga à introdção de mais m mltipleer (Regst) O campo da instrção [5-] é tilizado pelo ALU control para gerar os sinais necessários para a ALU em instrções do tipo R. Tipo R Op Rs Rs Rd Fnct Tipo I (lw e sw) Op Rs Rd immediate Tipo I (beq) Op Rs Rs2 immediate O primeiro registo é sempre especificado no campo da instrção [25-2] enqanto o segndo registo está no campo [2-6], logo estes dois campos da instrção são ligados a Read register e Read register 2, respectivamente. A constante (Imm6) de 6 bits está sempre no campo da instrção [5-], logo este campo é ligado à nidade de etensão de sinal. Qando é tilizada ma constante e m registo esse registo é especificado no campo [25-2] P S rc 4 A d d R egw r i t e S h ift l ef t 2 Add AL U r es l t P a d d r e s s I n s t r c t i o n [ 3 ] I n s t r c t i o n m e m o r y I n st r ct io n [ 25 2 ] I n st r ct io n [ 2 6 ] I n st r ct io n [ 5 ] R e gs t I n st r ct io n [ 5 ] Re ad re gi ster Re ad re gi ster 2 Wr i t e re gi ster Wr i t e dat a R ea d d ata R ea d d ata 2 Re g i s te rs 6 S i g n 32 e t en d A LUSr c AL U c on t rol Z er o AL U AL U r e s l t e m Wr it e A d d r es s R ea d d a ta W rit e a t a me m or y e m Rea d e m t o R eg I ns t r c t ion [ 5 ] A L U Op Arqitectra de omptadores II 9 João Lís Sobral 23

10 Revisão do datapath (P) do IPS Sporte à instrção jmp (j end) Tipo J (J) Op address A instrção j é m salto incondicional, cjo endereço destino é o endereço de 26 bits, inclído na instrção. A Os restantes 4 bits são retirados de P + 4 À constante de 26 bits são adicionados dois bits à direita (i.e., mltiplicada por qatro). Endereço de salto P+4[3-28] address O sporte à instrção j reqer a introdção de m mltipleer adicional e de m novo sinal de controlo (jmp). Este mltipleer permite seleccionar o próimo valor do P. I n s t r ct io n [25 ] Sh i f t Jmp ad d r e s s [ 3 ] l e f t A d d P+ 4 [ 3 28 ] I n s t r c t ion [3 26] Reg st J mp Br a nch e m o n tr o l e mt or e g ALU Op e mwr it e ALU Sr c Reg Wri te S hift l e ft 2 A d d A L U r e s lt P a d d r e s s I n s t r c t i o n m e m o r y I n s t r ct io n [ 3 ] I n s t r c t ion [25 2] I n s t r c t ion [2 6] I n s t r c t ion [5 ] Re a d r eg i ste r R ea d data Re a d r eg i ste r 2 R e g is t e r s R ea d W r i t e data 2 r eg i ste r W r i t e d ata Ze ro A L U A L U r e s lt Ad dr es s W r i t e a t a m e m or y d at a I n s t r c t ion [ 5 ] 6 32 Si gn et e nd A LU contr o l I ns t rctio n [ 5 ] Arqitectra de omptadores II João Lís Sobral 23

11 Revisão do datapath (P) do IPS Unidade de controlo Resmo dos sinais de controlo: Sinal Efeito qando inactivo () Efeito qando activo () Regst O registo destino provém do campo rt (I[2-6]) O registo destino provém do campo rd (I[5-]) RegWrite nenhm O valor em Write data é escrito no registo indicado em Write register ALUSrc O segnda entrada da ALU tiliza o valor do segndo registo (Read data 2) O segnda entrada da ALU tiliza o campo Imm6, estendido para 32 bits PSrc O próimo valor do P é P+4 O valor do P é o destino do salto emread nenhm O endereço de memória é lido e colocado em Read data emwrite nenhm Os dados em Write data são escritos no endereço de memória emtoreg Os dados a escrever nm registo provêm da ALU Os dados a escrever nm registo provêm da memória O sinal PSrc deve ser activado qando a saída Zero da ALU está activa e a instrção em eecção é m beq, o qe é implementado através do AN de m novo sinal branch (calclado do opcode da instrção) com Zero. 4 A d d I n s t r c t i o n [ ] R eg s t B ran ch em R ea d em tor eg o n t ro l A L UO p em W ri te A L USrc R eg Wr it e S h ift l ef t 2 A d d ALU r e s lt P Sr c P a d d r e s s I n s t r c t i o n m e m o r y I n s t r c t i o n [ 3 ] I n s t r c t i o n [ 25 2 ] I n s t r c t i o n [ 2 6 ] I n s t r c t i o n [ 5 ] R e ad r egi s te r R ea d d ata R e ad r egi s te r 2 Reg is ters R ea d W r ite d ata 2 r egi s te r W r ite d ata Ze r o AL U ALU r e s l t A d d r es s W r it e a t a m e mo r y Re ad da ta I n s t r c t i o n [ 5 ] 6 32 Si gn e te nd A LU c o n t r ol I ns t rction [ 5 ] A nidade de controlo pode ser resmida na seginte tabela: Instrção Reg ALU emto Reg em em ALU Branch st Src Reg Write Read Write op Tipo R lw sw X X beq X X Arqitectra de omptadores II João Lís Sobral 23

12 Implementação do P do IPS ltipleer A B S A B S A B S = ( A. S) + ( B. S) ALU ontrol Instrção ALUOp ampo ALU Operação fnct operation LW, SW adição BEQ sbtracção Tipo R (add) adição Tipo R (sb) sbtracção Tipo R (and) and Tipo R (or) or Tipo R (slt) set on less than Trata-se de ma fnção com 8 entradas (2 bits de ALUOp e 6 bits de Fnct) e 3 saídas: ALUOp Fnct ALU ALUOp ALUOp F5 F4 F3 F2 F F operation X X X X X X X X X X X X X X X X X X X X X X X X X X X X Após algmas simplificações (nomeadamente, introdzindo don t cares adicionais) a fnção pode ser implementada pelo seginte circito: AL UOp A L U Op A L U Op A LU cont rol blo c k F 3 Op er at io n 2 F ( 5 ) F 2 F F Op er at io n Op er at io n O pe r a t ion Arqitectra de omptadores II 2 João Lís Sobral 23

13 Implementação do P do IPS Unidade de controlo Instrção Reg ALU emto Reg em em ALU Branch st Src Reg Write Read Write op Tipo R lw sw X X beq X X Trata-se de ma fnção com 6 entradas (6 bits de opcode da instrção) e 9 saídas (8 sinais de controlo): Opode Reg ALU emto Reg em em ALU Branch Op[5-] st Src Reg Write Read Write op X X X X A implementação com ma PLA (m array ANs segido por m array de ORs): Entradas O p5 O p4 O p3 O p2 O p O p R -fo rmat I w s w b eq Re g s t AL U Sr c e m t o R eg Re g Wr i t e e m e m W ri te Bra nc h AL U Op Saídas AL U Op O Arqitectra de omptadores II 3 João Lís Sobral 23

14 Implementação do P do IPS Banco de registos R e ad r egis t er n m b e r R e ad r egis t er n m b e r 2 Re g is te r fil e W rit e r eg i st e r W rit e W rit e da t a da t a 2 Os registos podem ser implementados através de flip-flops do tipo. A leitra é implementada por m mltipleer qe selecciona o registo cjo valor é apresentado na saída: Re a d r egi ster n m b er Re a d r egi ster n m b er 2 R eg i ste r R eg i ste r R e g iste r n Re gis t er n Read d at a Read d at a 2 A escrita é implementada através de m descodificador: W r it e R e g i st e r n m b er n -t o- d ecode r n n R e g i st e r R e g i st e r R e g i s t e r dat a R e g i s t e r n R egi s te r n Arqitectra de omptadores II 4 João Lís Sobral 23

15 Implementação do P do IPS emória SRA (static Random access memory) A SRA possi ma configração específica, geralmente caracterizada pelo número de localizações endereçáveis e a largra de cada endereço (i.e., número de bits de cada célla). Por eemplo, ma SRA de 32K 8 possi 32K céllas, cada ma com 8 bits. Neste caso são necessárias 5 linhas de endereço: 5 A d d r e s s h ip s e l e c t O t p t e n a bl e W r i te e n a b l e S RA 8 32K 8 o t [7 ] in[ 7 ] 8 A SRA pode ser implementada por latches, com ma entrada Enable para controlar a saída three-state. Eemplo de ma 4 2 SRA: in[ ] in [ ] W r i t e en a b l e la t c h Q E na b l e l a t c h Q E n a b l e 2 -to - 4 decoder la t c h Q l a t c h Q E na b l e E n a b l e Add r e s s la t c h Q l a t c h Q E na b l e E n a b l e 2 la t c h Q l a t c h Q E na b l e E n a b l e 3 o t [ ] o t [ ] Arqitectra de omptadores II 5 João Lís Sobral 23

16 Implementação do P do IPS emória SRA (static random access memory) Os descodificadores tilizados na SRA podem ter ma dimensão elevada. Por eemplo ma SRA de 6K 8 necessita de m descodificador 4 para 6K! Para diminir a compleidade do descodificadores, pode ser tilizada ma descodificação a dois níveis: A ddr e s s [ 4 6 ] 9 - t o d e c o d e r S R A SR A SR A SRA S RA SR A S R A SRA A ddr e s s [ 5 ] 6 4 o t 7 o t 6 o t 5 o t4 o t 3 o t2 o t o t Por eemplo, esta configração evita a tilização de m descodificador 5 para 32K o de m mltipleer de 32K para. A SRA é caracterizada pelo tempo de acesso, qe varia entre 5 ns e 25 ns (em 997). Recentemente foi introdzida SRA síncrona (e também RA) qe permitem transferências em brst de endereços seqenciais, o qe amenta o débito da memória. Arqitectra de omptadores II 6 João Lís Sobral 23

17 Implementação do P do IPS emória RA (dynamic random access memory) Ao contrário da SRA, a RA apenas mantém m valor nma célla drante m período de tempo, sendo necessário refrescar esse valor com intervalos de milisegndos. Uma célla de RA é constitída por m transistor e m condensador, o qe permite atingir densidades por chip mito speriores à da SRA (qe reqer entre 4 e 6 por célla). Word line Pass transistor apacitor Bit line A RA tiliza ma descodificação em dois níveis, constitída por m acesso a ma linha segido pela selecção da colna dessa linha. R ow d e c o d er - t o ar r a y A d d r e s s[ ] ol mn l a t c h e s o t Os sinais de linha e colna tilizam os mesmos pinos do chip de memória. O par de sinais RAS (Row Access Stobe) e AS (olmn Access Strobe) é tilizado para destingir os dois tipos de sinais. As memórias RA são bastante mais lentas qe as SRA (m factor entre 5 e ). Os tempos de acesso variam entre 6ns e ns (em 997) Nas memórias recentes, devido à tilização de brst os acesso a elementos da mesma linha são sbstancialmente inferiores (cerca de 25ns) As memórias RA-E contêm bits adicionais redndantes qe permitem detectar e corrigir erros. Arqitectra de omptadores II 7 João Lís Sobral 23

18 Bibliografia atéria Bibliografia ata path single cycle O2e 5., 5.2 Unidade de ontrolo do data path O2e 5.3 Implementação dos vários blocos do data path O2e 2, B5 O2e ompter Organization and esign: the hardware/software interface,. Patterson and J. Hennessy, organ Kafmann, 2ª edição, 998. Adicional: Qem não estiver sficientemente familiarizado com o conjnto de instrções e com o código máqina do IPS deve ler previamente todo o capítlo 3 do livro. Arqitectra de omptadores II 8 João Lís Sobral 23