Electrónica dos Sistemas Embebidos. Guia de Laboratório III

Transcrição

1 Electrónica dos Sistemas Embebidos Guia de Laboratório III IST-2017

2 Motivação Na última década assistimos a um crescimento muito significativo de funcionalidades implementadas em circuitos electrónicos. As actuais tecnologias CMOS com elevada resolução litográfica tornaram muito barata a implementação de funções lógicas e de sistemas digitais complexos. Adicionalmente, também as ferramentas de CAD (Computer Aided Design) sofreram nas últimas décadas enormes avanços que possibilitaram uma visão integrada do projecto de sistemas electrónicos. Na actualidade não faz mais sentido a separação software/hardware para o trabalho de engenharia nesta área. A opção pelo sistema programado ou pela implementação/fabrico do circuito dedicado é apenas ditada pelas restrições associadas à métrica utilizada (preço, flexibilidade, consumo ). O ponto de partida será sempre o mesmo: a descrição do problema com o recurso a linguagens de alto nível como a linguagem C, System C, VHDL, Verilog. Esta metodologia de projecto tende a não se restringir apenas ao domínio digital. Uma vez que a vasta maioria dos sistemas eletrónicos atuais integram o analógico e o digital numa mesma pastilha de silício (SOC-System On the Chip), deixa de fazer sentido olhar para esses dois campos como independentes. Devido a isso, extensões daquelas linguagens como o AMS_VHDL, AMS_Verilog, têm sido desenvolvidas no sentido de encapsular, em módulos de descrição de hardware, o comportamento de sistemas de sinal misto (AMS-Analog Mixed Signal). Objectivo O objetivo desta atividade de laboratório consiste em implementar numa FPGA o circuito indicado na Figura 1 para o controlo duma máquina de lavar a roupa, usando para tal o Verilog como a linguagem de descrição de hardware. Este circuito realiza a máquina de estados que se representa na Figura 2. Para além das entradas e saídas indicadas no circuito, há ainda a contar com os sinais internos de controlo e de sinalização de estado associados a uma unidade básica de processamento que faz a contagem do tempo. clk reset (BTN0) start (BTN1) full(btn2) cold(btn3) empty(sw_0) Programador de Máquina de lavar roupa l_ready (LD0) l_water_in (LD1) l_wash (LD2) l_drain (LD3) l_speed LD4) l_heatwater (LD5) Figura 1

3 As entradas da máquina de estados, simulando as saídas de dois estados produzidas por sensores, são os 4 botões de pressão da placa e o slide_switch com o nº 0. De início, todas estas entradas do programador estão no 0 lógico. À medida que cada uma destas entradas passa a 1, têm lugar os seguintes eventos: Botão 0 Botão 1 Botão 2 Botão 3 reset : coloca a máquina no estado ready start : inicia o ciclo de lavagem fazendo a máquina sair de ready e iniciando o enchimento de água full : indica que o nível da água atingiu o valor adequado passando ao estado wash. A máquina permanece no estado wash durante 4 reset Default: q_reg segundos, passando depois para o estado ready l_ready drain. sec_2 cold : indica que a ~start start temperatura está abaixo do water_in l_water_in programado. Sempre que a máquina está no estado wash e o Botão 3 é premido, é activada a saída heat_water Sw_0 empty : do estado wash a máquina passa para o estado drain no qual permanece até que o o swtich 0 indique que o tambor está vazio. Quando isto acontece a máqina passa para o estado speed durante 2 segundos. Findo este tempo a máquina passa para o estado ready. A máquina de estados deve ser síncrona com o flanco ascendente de relógio da placa ( clk ) que representa também uma das suas entradas. As saídas associadas aos estados da máquina e à saída heat_water são sinalizadas nos leds da placa Nexys2 da Digilent: LED0 (l_ready) estado Ready LED1 (l_water_in) estado Water_In LED2 (l_wash) estado Wash LED3 (l_drain) estado Drain LED4 (l_speed) estado Speed LED5 (l_heat_r) saída heat_water ~full ~sec_4 ~empty ~sec_2 full wash drain speed sec_4 empty l_wash, q_reg =q_reg+1 cold/ l_heat_w l_drain Fig.2 - Diagrama de estados l_speed, q_reg =q_reg+1

4 A máquina de estados a implementar segue o diagrama conceptual que abaixo se indica. Para além das entradas e saídas acima referidas, também são tomadas em consideração tanto os sinais indicativos do estado da unidade de processamento (sec_4, sec_2) como os sinais de controlo (clk, count_en). A funcionalidade da unidade de processamento é apenas o registo em q_reg e a contagem no tempo. datapath status signal:(sec_4,sec_2) Control signals to datapath inputs Next state logic State Register Output logic outputs clk reset Software de desenvolvimento O software a utilizar é o ISE 14.2 da Xilinx e hardware é a placa Nexys 2 da Digilent, contendo a Fpga Spartan 3E, mais concretamente uma XC3S1200E (1200k-gates) com encapsulamento FG320. Para simular a máquina de estados, poderá ser instalado o software ModelSim ou utilizar o simulador interno ISIM, e irá ser a nossa opção Procedimentos 1- Crie uma pasta na directoria C:\esemb correspondente ao seu turno (turno_?). 2- Activando o ícone abra o navegador de projeto ISE 14.2 e, em seguida, entre em File>New Project Dê um nome ao seu projeto, assegurando-se que a sua diretoria de trabalho está em C:\esemb\turno?. Selecione, como a seguir se indica, o dispositivo onde o projeto será implementado bem com a preferência pela linguagem Verilog.

5 3- Depois de terminar o processo de especificação do projecto, com o botão direito do rato, active new source, selecione o tipo Verilog para o seu módulo e atribua um nome à sua escolha para este ficheiro (no nosso caso escolhemos wash_machine). Este módulo será o módulo principal do projeto (equivalente ao main na linguagem C). De seguida, indique o nome dos portos, especificando a direção (input ou output). O resultado é a declaração de módulo na forma que abaixo se indica. module wash_machine( input reset, input clk, input start, input full, input cold, input empty, output l_ready, output l_water_in, output l_wash, output l_drain, output l_speed, output l_heat_w); // corpo do programa endmodule 4- Adicione ao seu projeto uma nova source, agora do tipo Implementation Constraints File (UCF), dê um nome à sua escolha a esse ficheiro (no nosso caso optámos pelo nome wash) e, em seguida, finalize esse processo. Expanda o navegador de projetos e, descendo na hierarquia de ficheiros, constate a presença do novo ficheiro criado com a extensão *.ucf. De seguida, edite o ficheiro (Text), faça o copy-paste do texto abaixo indicado para o editor que se encontra vazio. A informação contida neste ficheiro vai permitir-lhe associar as entradas e saídas do seu projecto aos pinos da FPGA. NET "clk" TNM_NET = "clk"; TIMESPEC "TS_clkin" = PERIOD "clk" 10 ns HIGH 50 %; NET "clk" LOC = "B8" ; NET "l_ready" LOC = "J14" ; NET "l_water_in" LOC = "J15" ; NET "l_wash" LOC = "K15" ; NET "l_drain" LOC = "K14" ; NET "l_speed" LOC = "E16" ; NET "l_heat_w" LOC = "P16" ; NET "reset" LOC = "B18" ; NET "start" LOC = "D18" ; NET "full" LOC = "E18" ; NET "cold" LOC = "H13" ; clk NET "empty" LOC = "G18" ; Timer 5- Adicione uma nova source ao seu start projeto, também do tipo Verilog com um nome à sua escolha por um dos seguintes métodos alternativos: Método 1- Edite o módulo principal (no nosso caso wash_machine) e, abaixo da declaração endmodule, faça sec_4 sec_2

6 copy/paste do código do módulo que abaixo se indica a negrito. Método 2- Como em 2, com o botão direito do rato ative new source, escolha o tipo Verilog, dê-lhe o nome timer e faça next em todas as fases de criação do ficheiro e, no final substitua todo o módulo vazio pelo módulo com o código que abaixo se indica a negrito. Esta nova unidade, que ficará com o nome timer, com as entradas e saídas mostradas na figura, representa um contador de clock s que permitirá medir o tempo em que a máquina se mantém quer no estado wash, quer no estado speed. Determine N para garantir que, quando sec_4 e sec_2 assumem o valor lógico 1, haja a garantia que os tempos t= 4s e t=2s foram atingidos. Sabe-se que a frequência do clock da FPGA é 50MHz. module timer( input clk, input start, output sec_4, output sec_2 ); // Substituir apenas aqui o valor de N dimensionado! localparam N= 4 ;// Altere o valor para o N calculado só depois da simulação reg [N-1:0] q_reg; assign sec_2 = q_reg[n-2]; assign sec_4 = q_reg[n-1]; clk) begin q_reg <= (start == 1'b0)?{N{1'b0}} : q_reg + 1; end endmodule 6- Inclua no corpo de programa principal do módulo wash_machine o código que abaixo se indica, onde o timer atrás definido é instanciado pela ordem dos portos. Substitua os pontos de interrogação presentes no código. Expanda o ícone +, próximo do processo Synthesize, a fim de expandir a hierarquia de subprocessos. Active Check syntax para verificar a sintaxe do seu projeto. Clique sobre view RTL Schematic e opte por start with a schematic of the top_level block, para observar o circuito a ser implementado. Para analisar em detalhe cada um dos módulos do circuito, com o botão direito do rato escolha a opção show block contents e em seguida faça o Zoom to Full View. O passo seguinte deverá ser a simulação, deixando para depois todo o processo de implementação da máquina de estados na fpga 3S1200E.

7 // symbolic state declaration localparam [2:0] water_in=3'b111, ready=?, wash=?,drain=?, speed=?; // signal declaration reg [2:0] state_reg, state_next; wire count_en,?,?; // internal wires: add a timer control and status signal wires //state register clk,posedge reset) begin if(reset) state_reg<=?; else state_reg<=?; end //next state procedural logic block and output logic begin state_next=state_reg; case(state_reg) ready: if(<condition>) state_next=?; water_in: if(<condition>) state_next=?; wash: if(<condition>) state_next=?; drain: if(<condition>) state_next=?; speed: if(<condition>) state_next=?; default:state_next=?; endcase end //Moore combinational output logic assign l_ready=(state_reg==ready); assign l_water_in=(?); assign l_wash=(?); assign l_speed=(?); assign l_drain=(?); assign count_en=?; // Mealy combinational output logic independent of transition condition assign l_heat_w=?; //Basic datapath - time_end instance timer time_end( clk,count_en,sec_4,sec_2); 7- Simulação: Seleccione o programa principal na janela de programas. De seguida, na janela de processos active Create new source. T E S T B E N C H Test Bench Stimulus Generator clk reset start full cold empty UUT Programador de Máquina de Lavar Roupa l_ready l_water_in l_wash l_drain l_speed l_heatwater

8 Seleccione o tipo Verilog Test Fixture, atribua-lhe um nome, por exemplo wash_machine_tb, e, de seguida, procure garantir que esse ficheiro fica associado ao seu ficheiro principal. Este novo módulo deverá simular o circuito a ter numa bancada de teste (test bench) para testar o seu programador da máquina de lavar. Na janela de programas seleccione Behavioral Simulation e verificará que o seu módulo de teste foi adicionado e que este, pelo seu lado, instancia o módulo do programador como unidade sob teste (UUT-Unity Under Test). Faça o copy-paste das instruções que se indicam a seguir, que representam uma dada disposição no tempo dos estímulos da sua máquina de estados. Imediatamente antes do bloco initial introduza as instruções do simulador de impulsos de relógio always begin clk = 1'b1; #10; clk = 1'b0; #10 ; end Após // Add stimulus here do bloco initial introduza os estímulos: reset=1'b1; #30; reset=1'b0; #60; start=1'b1; #20; start=1'b0; #100; full=1'b1; #20; full=1'b0; #100; cold=1'b1; #100; cold=1'b0; #200; empty=1'b1; #20; empty=1'b0; #100;

9 8- Depois de completar a simulação, saía do modo behavioral para o modo implementation, modifique N do timer para o valor que calculou no ponto 4. Com o ficheiro-fonte principal selecionado, active consecutivamente os processos Synthesize, Implement Design, e Generate Program File. Nesta última fase é criado o ficheiro *.bit (<nome do projecto>.bit) para ser descarregado sobre os alvos, que na placa da Digilent Nexys 2 são a fpga spartan 3-e e uma prom (memória rom programável). 9- Dois métodos estão disponíveis para o descarregamento do ficheiro *.bit: a) o programa Adept da Digilent (mais simples) e b) o programa impact da suite de programas do ISE 14.2 (mais geral e mais flexível mas também mais complexo). a) Clique sobre o ícone do programa Adept para estabelecer a ligação com a interface JTAG da placa Nexys 2. Aceite qualquer warning que possa surgir e procure o ficheiro *.bit criado na diretoria onde instalou o seu programa. Note que o Adept identificou dois dispositivos residentes na placa que podem ser programados: Device 1: XC3S1200E e Device 2: XCF04S (PROM- Rom programável). Clique sobre program para descarregar sobre estes dispositivos o ficheiro *.bit. b) Na janela de processos do seu projeto, 1- clique sobre Configure Target Device de modo a abrir a aplicação impact. 2- Com a placa Nexys 2 ligada à porta USB, clique em File>New Project e faça OK em todas as janelas que vão sendo abertas de modo a que a ligação entre o seu computador e a placa Nexys 2 possa ser realizada automaticamente. 3- Clique com o botão direito sobre o ícone da fpga xc3s1200e (Spartan 3E) e associe-lhe o ficheiro *.bit que se encontra na diretoria do seu projeto. 4. Rejeite o modo indireto de programação da Fpga através da prom. 5 De novo, clique com

10 o botão direito sobre o ícone da fpga xc3s1200e e em seguid em program. 10- Teste na FPGA a máquina de estados que desenvolveu utilizando para tal os leds e os botões de pressão e switch que estão associados aos pinos que indicou em 3. Bibliografia Xilinx, ISE 10.1 Quick Start Tutorial, Lecture - Verilog Revue + Lecture - Verilog FSM examples, Eric Crabill, S. José State University( SJSU) / Xilinx.