Projecto de Sistemas Digitais. Trabalho Prático 2

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1 Mestrado Integrado em Engenharia Electrotécnica e de Computadores Projecto de Sistemas Digitais 2007/08 1 o semestre 4 o Ano Trabalho Prático 2 Controlo de brilho para sistema de processamento de imagem Objectivo Implementação e ensaio de um sistema digital para controlar o brilho de uma imagem de vídeo em tempo real. Pág. 1 de 8

2 1 Introdução O circuito a desenvolver neste trabalho será integrado numa cadeia básicadeprocessamentode vídeo, já existente, to como entrada uma câmara de vídeo digital e como saída um monitor VGA. O sinal de vídeo possui o formato VGA, pixel, eéconstituído por 24 bits/pixel (8 bits/componente). O controlo da aquisição de imagem pela câmara, o processamento e o envio da imagem para o monitor VGA são implementados numa plataforma de prototipagem equipada com um circuito FPGA da família Spartan 3 da Xilinx. O projecto ISE que será fornecido como base para este trabalho, implementa e controla esta cadeia de vídeo, àqualserá acrescentado o módulo a desenvolver neste trabalho. 2 Sistema básico para processamento de vídeo Aconstituição da cadeia de vídeo, tal como implementada no projecto ISE, é apresentada na figura 1 na forma de um diagrama de blocos. A cadeia de processamento de vídeo recebe dados de uma câmara digital monocromática (OmniVision 7120) e entrega os sinais à placa que realiza a interface com o monitor VGA, após alguma operação de processamento da imagem. Como exemplo, inclui-se o módulo simpleimgop que é inserido na cadeia de vídeo e produz o negativo da imagem. Esta secção do sistema éformadapelosmódulos cam_resync e simpleimgop, cuja funcionalidade é descrita posteriormente de forma resumida. O sistema inclui também um módulo que implementa a interface com o barramento I2C da câmara digital, startup_i2c, permitindo configurar vários parâmetros da câmara através da escrita e leitura de diversos registos de configuração. Esta parte do circuito opera de forma síncrona com o sinal de relógio de 100MHz. Seguidamente, descrevem-se os módulos mais relevantes. 2.1 Módulo unisepa Omódulo unisepa implementa uma interface de dados série/paralelo, bi-direccional, possuindo 4 portas de entrada e 4 portas de saída, todas de 16 bits. Em conjunto com o módulo suart permite a comunicação com um PC, via porta série, controlada por uma aplicação de software desenvolvida para o efeito. Desta forma épossível controlar as entradas de um circuito a desenvolver através da escrita numa ou mais portas de saída da referida interface. De igual modo, épossível observar as saídas de um circuito, bastando para isso ligá-las às portas de entrada de unisepa. Adicionalmente, a versão apresentada no diagrama da figura 1, unisepav2, inclui portos de saída adicionais para comunicar com o módulo de controlo startup_i2c do barramento I2C. 2.2 Módulo cam_resync Este módulo sincroniza todos os sinais provenientes da câmara com o sinal de relógio de 100MHz, clock100mhz. Para além disso, produz também em dois barramentos X e Y as coordenadas Pág. 2 de 8

3 Figura 1: Constituição da cadeia base para processamento de vídeo. Pág. 3 de 8

4 do pixel corrente, considerando que o ponto (0, 0) corresponde ao canto superior esquerdo da imagem e o canto inferior direito tem as coordenadas (639, 479). Os sinais produzidos por este módulo transportam a imagem de vídeo produzida pela câmara, de acordo com a descrição feita aseguir. Ybus[7:0] valor do pixel; este sinal deve ser capturado quando cam_pclken = 1, só representando um pixel válido correspondente à imagem capturada quando cam_href = 1; cam_href é colocado em 1 durante a emissão dos pixels de uma linha de imagem; os valores apresentados em Ybus só são válidos quando cam_href = 1; cam_vsync é colocado em 1 para indicar o fim de um quadro de imagem; cam_fodd apenas usado quando a câmara está configurada em modo entrelaçado: cam_fodd = 1 indica que o quadro corrente éímpar e cam_fodd = 0 indica que é par; no projecto dado, a câmara é configurada em modo progressivo e por isso este sinal acaba por não ter utilidade; cam_pclken sinal de clock enable que deve ser usado para habilitar o relógio de 100MHz sincronamente com a chegada dos pixels (pixel clock); cam_pclkout sinal de relógio de pixel com duty-cycle de 50%; é usado apenas como sinal de relógio para o processo de escrita de dados na FIFO; cam_sdain sinal de dados de entrada do barramento I2C; X[9:0] coordenada X do pixel corrente; só apresenta um valor válido quando cam_href = 1; Y[8:0] coordenada Y do pixel corrente; só apresenta um valor válido quando cam_href = Módulo simpleimgop Este módulo exemplifica a forma de utilização do barramento que transporta a imagem, efectuando uma operação muito simples sobre a imagem produzida pela câmara, consistindo no cálculo do negativo da imagem. O circuito opera sobre os 3 canais de cor RGB, o que permite controlar a cor da imagem de saída. Os sinais de entrada devem ser lidos com o relógio global de 100MHz habilitado pelo sinal pclken, pixel clock enable, emboraoprocessamentolocala este bloco possa fazer uso de todos os ciclos do relógio global. Para garantir a mesma temporização dos sinais de saída, os dois sinais de controlo, href e vsync, devem ser atrasados de exactamente o mesmo número de ciclos de relógio que são atrasadas as saídas RGB. Se este bloco utilizar os sinais X e Y produzidos pelo módulo cam_resync (coordenadas X,Y do pixel corrente), estes sinais também deverão ser igualmente atrasados mas apenas se algum módulo a jusante os utilizar. Este módulo inclui uma entrada global de activação que permite ligar e desligar a operação por ele realizada. No projecto dado, este sinal está ligado ao interruptor sw0. Pág. 4 de 8

5 A listagem seguinte corresponde ao conteúdo de simpleimgop.v. module simpleimgop(clock, reset, pclken, enable, Rin, Gin, Bin, vsyncin, hrefin, Rout, Gout, Bout, vsyncout, hrefout); input clock, reset, pclken, enable; input [7:0] Rin, Gin, Bin; input vsyncin, hrefin; output [7:0] Rout, Gout, Bout; output vsyncout, hrefout; reg [7:0] Rout, Gout, Bout; reg vsyncout, hrefout; clock or posedge reset) if ( reset ) Rout <= 0; Gout <= 0; Bout <= 0; else if ( pclken ) // sinal global de clock enable para o pixel clock if ( enable ) // Calcula o negativo Rout <= 255-Rin; Gout <= 255-Gin; Bout <= 255-Bin; else // Mantem imagem original Rout <= Rin; Gout <= Gin; Bout <= Bin; // Atrasa os sinais de controlo vsync e href do mesmo número de ciclos de // relógio de que s~ao atrasados Rout, Gout e Bout pelo processo anterior clock or posedge reset) if ( reset ) vsyncout <= 1 b1; hrefout <= 1 b1; else if ( pclken ) vsyncout <= vsyncin; hrefout <= hrefin; module Pág. 5 de 8

6 2.4 Geração da imagem de vídeo Aimagemobtidapelacâmara de vídeo é armazenada num conjunto de 3 memórias FIFO externas à FPGA (os 3 canais RGB), so lidas por outro processo sincronamente com os sinais de sincronismo horizontal e vertical do sinal VGA. Os dados RGB lidos das 3 memórias FIFO são encaminhados para um DAC triplo para produzir o sinal de vídeo analógico que é apresentado num monitor. A figura 2 ilustra este sistema. O acesso às memórias FIFO é Figura 2: Geração dos sinais VGA. sequencial e por isso estas memórias não têm barramentos de ereços. A escrita nas memórias FIFO ésíncrona com o sinal de relógio (ocorre no flanco descente do relógio clock25mhz) eé comandada pelos dois sinais wrenb e wrrstb. Quando wrrstb é activado, o gerador de ereços interno da FIFO é colocado em zero, apontando para a primeira posição da memória. Quando ocorre uma transição ascente do sinal de relógio e wrenb está activo(comovalor zero), é armazenado o valor presente no barramento de dados e é incrementado o ereço. O bloco simpleimgop (ver figura 1) comanda os sinais de controlo da FIFO, wrenb e wrrstb, para gravar ciclicamente os = bytes que constituem uma frame. 3 Especificação do circuito a desenvolver Prete-se implementar um módulo que permita controlar o brilho da imagem de vídeo, actuando no valor de cada pixel. Oaumentodobrilhodeumpixel consegue-se adicionando um valor positivo ao valor desse pixel. Pelo contrário, a diminuição do brilho éobtidapelaadição de um valor negativo. Em ambas as situações, a adição deverá prever a saturação nos limites 0 e 255. Prete-se que a constante a somar seja dada por um valor de 8 bits, a definir pelo utilizador com dois botões de pressão disponíveis na placa de ensaio. O botão btn0, quando pressionado, provocará o incremento do brilho em 10 unidades, e o botão btn1, quando pressionado, provocará o decremento do brilho em 10 unidades. Esta funcionalidade deverá ser síncrona com o sinal de relógio clock100mhz da cadeia de vídeo. O circuito deverá possuir uma entrada de reset assíncrono, accionada pelo botão btn3. Pág. 6 de 8

7 Omódulo a desenvolver, cbrilho, substituiráomódulo simpleimgop no top-level do sistema de processamento de vídeo a fornecer na forma de um projecto ISE. A figura 3 mostra a sua interface. 8 Pin cbrilho mais10 menos10 Pout 8 pclken vsyncin hrefin vsyncout hrefout clk reset Figura 3: Interface do circuito a implementar. Apresenta-se a seguir a descrição dos sinais de cbrilho: Pin[7:0] mais10 menos10 pclken vsyncin hrefin clk reset Pout[7:0] vsyncout hrefout valor do pixel corrente; este sinal deve ser capturado de Ybus[7:0] quando pclken = 1, só representando um pixel válido quando hrefin = 1; incrementa o brilho em 10 unidades, accionado através do botão btn0; decrementa o brilho em 10 unidades, accionado através do botão btn1; sinal de clock enable que deve ser usado para habilitar o sinal de relógio do sistema sincronamente com a chegada dos pixels (pixel clock); sinal proveniente de cam_pclken = 1; quando em 1 indica o fim de um quadro de imagem; sinal proveniente de cam_vsync; quando em 1 indica o varrimento de uma linha da imagem; sinal proveniente de cam_href; sinal de relógio do sistema, clock100mhz; sinal de reset do sistema, accionado através do botão btn3; valor do pixel àsaída, resultante da correcção do brilho; sinal de sincronismo vertical, a aplicar na forma negada a wrstb; deve ser produzido com o atraso do mesmo número de ciclos de relógio de que é atrasado Pout; sinal de sincronismo horizontal, a aplicar na forma negada a wrenb; deve ser produzido com o atraso do mesmo número de ciclos de relógio de que é atrasado Pout. Pág. 7 de 8

8 4 Implementação Prete-se construir um modelo do circuito, descrito em linguagem Verilog, assim como um testbench que o permita validar funcionalmente. O módulo referente ao circuito pedido será instanciado no top-level do projecto ISE, a fornecer, que inclui todos os módulos da cadeia de processamentodeimagemdevídeo. Deverá ter em consideração um estilo de modelação que permita a correcta síntese lógica do circuito, para de seguida o implementar na FPGA Spartan3 que equipa a plataforma de desenvolvimento disponível no laboratório. Na execução do trabalho deve aplicar aspectos metodológicos e técnicas de projecto de sistemas digitais avançados estudados nodecorrer das aulas teóricas da disciplina. Tópicos como, hierarquia, modularidade e projecto top-down devem ser considerados sempre que aplicáveis. Pág. 8 de 8