Datasheet Controladora PCI 5i20

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1 Datasheet Controladora PCI 5i20 A placa 5I20 é um periférico de processamento genérico, utilizada através de uma conexão PCI com um PC comum. Internamente, a placa contém um FPGA de alta capacidade de processamento e reconfigurabilidade (Xilinx Spartan de 200K portas), permitindo aplicação em qualquer situação em que um sistema de processamento auxiliar ao processador do computador seja necessário. A placa contém três conectores tipo h e a d e r de 50 pinos, cada um com 24 pinos de E/S genéricos, projetados para conexão com placas auxiliares de sinalização. Todos os pinos de I/O podem ser utilizados com sinalização tolerante à TTL (5V), com corrente máxima de 24 milli-amperes (source ou sink). Todos os pinos são fornecidos com resistores de pull-up para conexão com optoacopladores, contatos, etc. Essa placa pode ser considerada como um processador genérico auxiliar, capaz de ler, gerar e processar sinais E/S de alta frequência. Essas características permitem sua aplicação em máquinas CNC, conjuntos de bancos de sensores e atuadores ou outras aplicações similares. Página 1

2 Jumpers de Configuração A configuração de hardware da placa 5i20 consiste em um conjunto de jumpers utilizados para estabelcer alguns parâmetros básicos de funcionamento. A posição dos jumpers é dada em relação à placa em pé (com o conector do barramento PCI orientado para baixo e o espelho exterior da placa para a esquerda). Nessa posição os textos podem ser lidos corretamente na placa (ver esquema acima). Jumper Função Valores W1, W2, W3 Tensão dos conectores P2, P3 e P4 Esquerda: 5V (padrão) Direita: 3.3V W4 Habilitar Pullup da FPGA Para Cima: Desabilitar Pullup Para Baixo: Habilitar Pullup (padrão) W5 Modo de multiplexação Para Cima: Multiplexado (padrão) Para Baixo: Não-Multiplexado W6 Habilitar EEPROM Para Cima: EEPROM Habilitada (padrão) Para Baixo: EEPROM Desabilitada Modo Multiplexado e Não-Multiplexado A interface de barramento local do chip da PCI para o FPGA pode operar em dois modos: multiplexado e não-multiplexado. Em modo multiplexado, os endereços do barramento local estão presentes nas linhas de dados no início do ciclo do barramento local. Em modo não-multiplexado, os endereços estão presentes em pinos de endereçamento seprados, no barramento local. A vantagem do modo multiplexado é que todos os 32 bits de endereçamento estão disponíveis ao chip FPGA. A desvantagem é que a configuração do FPGA precisa efetuar um latch dos endereços. O modo multiplexado é o padrão, e todas as configurações FPGA assumem que o modo multiplexado é usado. Jumper W5 Página 2

3 Para Cima: Multiplexado (padrão) Para Baixo: Não-multiplexado Habilitar Pull-up O FPGA Xilinx na 5i20 pode ter pullups fracos em todos os pinos de E/S após ser ligado ou em caso de reset. A opção padrão é habilitar os pullups, para que os pinos de interface da ponte PCI/FPGA não flutuem quando a FPGA ainda não recebeu nenhuma configuração. Jumper W4 Para Cima: Desabilitar Pullups Para Baixo: Habilitar Pullups (padrão) Habilitar EEPROM O chip de interface PLX9030 para interface com o barramento PCI local é configurado após a energização por uma EEPROM serial presente na placa. Caso a programação da EEPROM seja perdida ou corrompida, pode ser impossível reescrever a EEPROM através do barramento PCI. Para evitar esse problema, a EEPROM pode ser desabilitada temporariamente (veja o procedimento para reescrever a EEPROM a seguir no manual). Jumper W6 Para Cima: EEPROM Habilitada (padrão) Para Baixo: EEPROM Desabilitada Tensão dos conectores de E/S A tensão fornecida no pino 49 de cada um dos conectores de E/S (P2, P3 e P4) é regulada através dos jumpers W1, W2 e W3. Esses conectores podem utilizar tensão de 3.3V ou 5V. A corrente total deve ser limitada à 400mA. O jumper W1 configura a tensão para o conector P2, o jumper W2 para o conector P3 e o jumper W3 para o conector P4. Jumpers W1, W2, W3 Esquerda: 5V (padrão) Direita: 3.3V Fusíveis Térmicos Os componentes PTC1, PTC2 e PTC3 são fusíveis térmicos (Positive Temperature Coeficient resistor) que aumentam a resistência do pino de energia do conector específico quando uma situação de sobre-corrente provoca a elevação de temperatura do fusível. Os fusíveis são dimensionados para fornecer corrente contínua de até 500mA e corrente de disparo (trigger current) de 1A. Esses componentes funcionam como último recurso de defesa da placa, em caso de uma situação de sobre-corrente (curto-circuito ou descarga elétrica excessiva). No entanto, sua presença não descarta a utilização de outros componentes de proteção para garantir que uma corrente indesejada não atinja a placa. Pullups de E/S Os componentes RN1 à RN9 consistem em redes restivas de 10 pinos de 3.3KOhms (componente RN S ) conectadas à tensão de alimentação do conector (5V ou 3.3V de acordo com a seleção do jumper) para funcionarem como pull-up dos sinais de E/S. Elas permitem que os pinos de E/S adquiram um sinal conhecido quando eles estiverem desconectados de qualquer sinal (ou seja, abertos), quando a placa for resetada ou quando o watchdog da configuração da Página 3

4 FPGA perder a comunicação com o software de controle (caso disponível na configuração sendo utilizada). As redes resistivas são montadas em soquetes, permitindo alterar sua resistência ou até mesmo removê-las, caso não sejam necessárias. Circuitos atuadores (por exemplo, acionadores de relés) devem ser projetados de tal forma que seu estado padrão (ou seja, quando a saída estiver desabilitada e o sinal estiver da saída estiver em um estado alto) seja uma configuração segura para operação desse atuador. Níveis de E/S A FPGA Xilinx usada na 5i20 permite a programação do nível de E/S utilizada para interface dos pinos com diferentes famílias de sinalização de lógica digital. A 5i20 não suporta padrões de sinalizam que precisem de uma voltagem de referência, portanto apenas 5 opções de I/O podem ser usadas. As opções de I/O disponíveis são: LVTTL (tolerante à 5V), PCI33_5 (tolerante à 5V), PCI33_3, PCI66_3 e LVCMOS2. As opções LVTTL e PCI33_5 permitem entrada de 5V. Os niveis de E/S dos pinos genéricos (dos conectores P2, P3 e P4) não precisam ser compatíveis com +5V se isso não for necessário, porém recomendase a utilização de um dos padrões tolerantes à 5V para evitar possíveis danos à placa, caso sinais com mais de 3.3V sejam aplicados aos pinos de E/S. Note que mesmo que a FPGA da 5I20 possa tolerar sinais de entrada de 5V, sua saída não atinge +5V. As saídas são CMOS tipo push/pull, que elevam a saída até o nível do barramento de 3.3V. Isso é suficiente para compatibilidade com sinais TTL, mas pode causar problemas com outros tipos de carga. Por exemplo, ao conectar um pino em um LED que tem seu anodo conectado à 5V, um nível alto de 3.3V pode não ser suficiente para desligar completamente o LED. Para evitar esse problema, utilize cargas que são referenciadas pelo sinal GND (ground ou 0V), utilize 3.3V como o VCC para cargas referenciadas por VCC ou utilize saídas em modo de alta impedância quando nenhuma carga for desejada (modo o p e n d r a i n da saída). LEDs A 5i20 tem 8 LEDs controlados pela FPGA (acessados através de uma configuração do usuário) e 3 LEDs de status. Os LEDs de usuário podem ser usados para qualquer propósito e são úteis como ferramenta de debug. Um sinal baixo da FPGA liga o LED. Veja o arquivo 5 I 2 0 I O. P I N para a pinagem dos LEDs na FPGA. Conectores Os LEDs de status refletem o status dos sinais DONE e /INIT da FPGA e do pino GPIO5 da PCI9030. Conectores de E/S P2, P3 e P4 Os conectores P2, P3 e P4 consistem em interfaces de 50 pinos (50-pin box header connector) para conexão com cabos flat de 50 vias terminados por conectores tipo Latch IDC fêmeas. O arquivo de distribuição da placa 5i20 contém as informações de pinagem entre os conectores e a FPGA (no arquivo 5 I 2 0. p i n ). Número do Pino Função no P2 Função no P3 Função no P4 1 IO 0 IO 24 IO 48 3 IO 1 IO 25 IO 49 5 IO 2 IO 26 IO 50 7 IO 3 IO 27 IO 51 9 IO 4 IO 28 IO IO 5 IO 29 IO 53 Página 4

5 13 IO 6 IO 30 IO IO 7 IO 31 IO IO 8 IO 32 IO IO 9 IO 33 IO IO 10 IO 34 IO IO 11 IO 35 IO IO 12 IO 36 IO IO 13 IO 37 IO IO 14 IO 38 IO IO 15 IO 39 IO IO 16 IO 40 IO IO 17 IO 41 IO IO 18 IO 42 IO IO 19 IO 43 IO IO 20 IO 44 IO IO 21 IO 45 IO IO 22 IO 46 IO IO 23 IO 47 IO POWER POWER POWER Nota: Todos os pinos pares estão ligados ao sinal GND Conector JTag O conector P1 é um conector auxiliar para interface com dispositivos JTAG. Ele normalmente é utilizado apenas para debug da placa. Para poder utilizá-lo, o sinal / P ROGR AM da FPGA precisa estar habilitado (ou seja, com o sinal baixo). Operação em Baixo Nível Internamente, a placa 5i20 contém dois elementos programáveis: Um FPGA Xilinx Spartan-II de 200K portas, com empacotamento 208-QFP (componente X C 2 S PQ ) e uma controladora para barramento local PCI (componente P L X T e c h P C I ). A pinagem entre a FPGA e o barramento local PCI é dado pelos arquivos 5 I 2 0 I O. P I N e 5 I 2 0 I N F C. - P I N disponíveis no pacote de software da placa. A PCI9030 mapeia 6 regiões de memória para espaço de endereçamento do host. Dois desses espaços de endereçamento são utilizados para configuração dos registradores de acesso da interface PCI. Espaços reservados para registradores de configurações Espaço de Barramento Mem - E/S Largura Tamanho Espaço de Barramento 0 Memória 32 Bits 128 bytes Espaço de Barramento 1 E/S 32 Bits A PCI9030 permite que 4 regiões de memória ou E/S sejam mapeadas para o barramento local que a conecta com a FPGA. A configuração padrão da EEPROM prepara essas regiões da seguinte maneira: Área de acesso da FPGA ao barramento local: Página 5

6 Espaço de Barramento Mem - E/S Largura Tamanho Espaço de Barramento 2 E/S 16 bits 256 bytes (128 w o r d s ) Espaço de Barramento 3 E/S 32 bits 256 bytes (64 l o n g s ) Espaço de Barramento 4 MEM 16 bits 64K bytes (32K w o r d s ) Espaço de Barramento 5 MEM 32 bits 64K bytes (16K w o r d s ) Antes que a 5i20 possa fazer qualquer trabalho, a configuração da FPGA precisa ser enviada do CPU host. Isso é feito escrevendo-se uma série de bytes de um arquivo de configuração (. b i t ou. p r o m ) para os registradores de dados de configuração da 5i20. Os dados de configuração são enviados um byte por vez para qualquer uma das regiões dos espaços de barramento de E/S ou memória mapeados para o barramento local da FPGA. Os bits de configuração da FPGA precisam ser manipulados antes que uma configuração seja enviada. Esses bits são cotrolados pelos pinos genéricos (GP I O ) da PCI9030. Os pinos da PCI9030 estão conectados da seguinte maneira aos pinos de configuração da FPGA: GPIO Direção Sinal da FPGA GPIO 3 IN DONE GPIO 4 IN /INIT GPIO 5 OUT Status LED GPIO 7 OUT /WRITE GPIO 8 OUT /PROGRAM A função e direção dos pinos da PCI9030 são configurados pela EEPROM, portanto normalmente não precisam ser modificados. Consulte o manual da PCI9030 caso você precise de acesso de baixo nível à esses bits de controle. Sinais de Clock Os 4 sinais de clock da FPGA são roteados para 4 fontes de clock diferentes na 5i20. O pino GCLK0 conecta ao pino IO 0, GCLK1 conecta-se ao IO48, GCLK2 conecta-se ao clock do barramento local, que é o mesmo clock que o barramento PCI (nominalmente 33Mhz) e GCLK3 conecta-se ao oscilador de 50Mhz presente na placa. Utilitários SC5I20 Os seguintes utilitários estão disponíveis no pacote de distribuição da 5i20. Utilitário para DOS para enviar arquivos de configuração para a 5I20. Ele pode ser utilizado em sistemas operacionais DOS, FreeDOS ou Windows9X onde acesso direto à 5I20 é permitido. SC9030W O código-fonte está disponível no pacote de software e também pode ser compilado no Linux. Utilitário para Windows 2000 e XP para enviar arquivos de configuração à FPGA. Esse utilitário requer o driver PLX9030.sys e o arquivo PLXAPI.DLL instalados para funcionar. 5I20EED Arquivo de bat que utiliza o programa 9030eep para escrever o conteúdo da EEPROM da PCI, antes que um arquivo de configuração possa ser enviado. Página 6

7 Normalmente esse programa só é utilizado após a fabricação das placas, para gravação inicial da EE- PROM e não precisa mais ser utilizado por usuários da 5i20. 5I20LOOP Esse utilitário (para DOS) é utilizado como ferramenta de diagnóstico, para verificar se os pinos da FPGA estão funcionando corretamente. Para usá-lo, a FPGA precisa estar carregada com a configuração IOPR24 e os conectores P2, P3 e P4 devem estar conectados com um cabo tipo loopback (um único cabo ligando os três conectores). Todas as combinações de configuração de pinos de entrada e saída são testadas entre os três conectores repetidamente. Um teste com os registradores de 32 bits também é executado para verificar se a comunicação através do barramento local está funcionando. É importante que os três conectores estejam utilizando o mesmo nível de tensão de sinalização (5V ou 3.3V) antes de realizar esse teste, ou a placa pode ser danificada. Arquivos de Configuração da FPGA Para funcionar, a FPGA precisa um arquivo de configuração para programação da placa. Esse arquivo contém a configuração das portas lógicas da FPGA, além de informações sobre o funcionamento dos pinos e da comunicação com o PC host. Um arquivo de configuração consiste em um arquivo.bit ou.prom compilado à partir de um códigofonte em VHDL ou outra linguagem similar de programação de FPGAs. A criação das configurações para FPGAs Xilinx é feita com ferramentas disponilizadas pela Xilinx no seu site (http://www.xilinx.com). O pacote de distribuição da 5i20 contém algumas configurações pré-prontas que representam as principais aplicações disponíveis nela. IOPR12 A configuração IOPR12 cria uma porta paralela de E/S genérica de 72 pinos. A IOPR12 é um dispositivo que acessa (lê ou escreve) palavras de 16 bits. São criadas seis portas de 12bits, com 2 portas por conector de E/S (P2, P3 e P4). Cada bit pode ser programado individualmente como entrada ou saída. Após inicialização, todos os pinos são carregados como entrada. Para informações sobre o mapa de registradores da configuração IOPR12 consulte o arquivo de regmap do diretório /configs/iopr12 do pacote de distribuição. IOPR24 A configuração IOPR24 cria uma porta paralela de 72 bits de E/S. A configuração IOPR24 cria um dispositivo de 32 bits. A IOPR24 cria três portas de 24 bits, com uma porta por conector de E/S. Cada pino pode ser programado individualmente como entrada ou saída. Todos os bits de E/S são configurados como entrada após inicialização. Para informações sobre o mapa de registradores do IOPR24 consulte o arquivo no diretório /configs/io- PR24 no pacote de distribuição da 5I20. Hostmot 2 A configuração Hostmot 2 pode ser utilizada como controle de motores de passo ou servomotores de até 12 canais. Essa configuração funciona em modo host, portanto precisa de um software na CPU para fechar Página 7

8 o loop de servomotores. Isso traz vantagens e desvantagens para um sistema de controle de movimentação. Uma vantagem é que menos hardware é necessário, pois a CPU principal realiza os cálculos matemáticos de movimentação e controle da máquina. Outra é a de que o software de controle torna-se facilmente modificável, pois reside em um PC comum e pode ser construído com técnicas de software mais simples e difundidades. Uma desvantagem é que o software controlador da CPU precisa ter um tempo de interrupção rápido, pois o fechamento do laço (malha) de controle é feito como uma tarefa de segundo plano. Isso significa que esses softwares de controle não funcionam adequadamente em sistemas operacionais com multitarefa, como Windows ou Unix. Eles funcionam melhor com sistemas de Tempo Real ou sistemas operacionais simples como DOS. O Hostmot 2 pode ser carregado com várias configurações, que alteram o número de canais para controle de servomotores ou motores de passo, além da quantidade de E/S genéricas, UARTs, interfaces SPI, etc. SoftDMC A configuração SoftDMC permite criar um controlador de servomotores de 4 ou 8 eixos, com o processador embutido na FPGA. A configuração SoftDMC tem a vantagem de que o processador embutido realiza todas as tarefas de tempo crítico, portanto ele pode controlar a posição dos motores sem intervenção do CPU host. Essa configuração tem controle de leitura e geração de PWM configuráveis e pode operar até 4 eixos com taxa amostragem de 30Khz ou até 8 eixos com taxa de 15Khz. O controle da malha é feito por um sistema PID+F (PID + feedforward) com parâmetros de ajuste de 16 bits. O controle de posição e velocidade utiliza parâmetros de 32 bits. O gerador de perfil de movimentação suporta operação e modos de posição velocidade e homing. O modo de posição inclui movimentos de aceleração e desaceleração. O modo de velocidade permite breakpoints e um sistema para carregamento de lista de parâmetros para um perfil de movimentação preciso. O gerador de perfis de movimentação utiliza um acumulador de 48 bits para permitir velocidades tão baixas quanto 2 voltas por dia (500 linhas - encoder de 2000 pontos, taxa de amostragem de 4Khz). Existe um manual separado para o SoftDMC. Especificações Mínimo Máximo Notas Alimentação 4.5V 5.5V Consumo de energia 1000 ma Depende da FPGA Corrente máxima para os 500mA Soma dos três conectores conectores de E/S Temperatura de Operação 0ºC +70ºC Página 8

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