LAB03 Circuitos digitais combinacionais: alarme do museu, multiplexers, e descodificador de 4 bits para visor de 7 segmentos i

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1 DEP. DE ENG.ª ELECTROTÉCNICA E DE COMPUTADORES FACULDADE DE CIÊNCIAS E TECNOLOGIA UNIVERSIDADE DE COIMBRA LAB03 Circuitos digitais combinacionais: alarme do museu, multiplexers, e descodificador de 4 bits para visor de 7 segmentos i 1. Projecto de circuitos digitais combinacionais Alarme nocturno do museu Multiplexers Descodificador de 4 bits para visor de 7 segmentos Preparação do trabalho Lista de verificação Referências bibliográficas Pinos principais da placa DE Projecto de circuitos digitais combinacionais Os circuitos lógicos combinacionais têm a particularidade das variáveis de saída serem, em cada momento, apenas função das variáveis de entrada, ou seja, não dependem do valor das entradas em instantes anteriores (circuitos sem memória). Dadas as entradas, sabemos sempre qual é o valor das saídas. Distinguem-se portanto dos circuitos lógicos sequenciais porque nestes as variáveis de saída dependem não só das variáveis de entrada num dado momento, mas também da sequência de valores que ocorreram nessas entradas em instantes anteriores (Fig. 1), não sendo possível saber o valor de saída conhecendo apenas as entradas num determinado momento [1]. Circuito Combinacional Circuito Sequencial Fig. 1. Circuitos combinacionais versus circuitos sequenciais. MiEEC, 1.º ano, 1.º semestre DEEC-FCTUC

2 Um projecto de lógica combinacional envolve a criação de circuitos cujas saídas binárias são funções directas da combinação presente nas suas entradas binárias. Estes circuitos fazem uso de portas lógicas Booleanas: AND, OR, NOT, NAND, NOR, etc. 1.1 Fases do projecto de um circuito lógico combinacional O comportamento combinacional pode ser descrito textualmente usando tabelas de verdade, equações Booleanas, ou pelo circuito lógico correspondente. O projecto de um circuito lógico combinacional tem por objectivo obter o circuito lógico que implementa o comportamento pretendido para o circuito e consiste nos seguintes passos: 1. Capturar a função Criar tabela de verdade ou equações Booleanas, o que for mais natural para o problema em análise, para descrever o comportamento pretendido do circuito. 2. Converter para equações Partindo da tabela de verdade, obter uma equação matemática para cada saída numa das duas formas canónicas da álgebra de Boole: soma de mintermos ou produto de maxtermos. Se necessário, simplificar as equações com base nas propriedades da álgebra de Boole ou usando um método de optimização (e.g. mapas de Karnaugh). 3. Implementar com portas lógicas Booleanas Para cada saída, criar um circuito correspondente à equação Booleana da saída. Para múltiplas saídas, poder-se-á tentar partilhar portas lógicas com o objectivo de se obter um circuito com menor número de portas lógicas. 1.2 Formas canónicas da álgebra de Boole Na obtenção da função Booleana a partir da tabela de verdade ver passo 2 mencionado em 1.1 -, podem ser usadas duas formas canónicas: soma de produtos (mintermos) ou produto de somas (maxtermos). Estas duas formas canónicas são duais e resultam sempre em equações matemáticas equivalentes. Note que se o número de combinações das entradas em que a função Booleana assume o valor 1 (0) é menor do que o número de combinações das entradas em que a função Booleana assume o valor 0 (1), a forma canónica soma de produtos (produto de somas) permite obter uma equação matemática mais compacta. MiEEC, 1.º ano, 1.º semestre Pág. 2/12 DEEC-FCTUC

3 1.2.1 Soma de produtos Tomando como exemplo uma função Booleana f, a forma canónica soma de produtos pode ser obtida da seguinte forma: 1. Identificar na tabela de verdade as combinações das entradas para as quais f assume o valor Para cada uma das combinações identificadas no passo anterior, extrair um produto (mintermo) contendo todas as variáveis de entrada e adicionar este termo ao 2º membro da equação de f. Este mintermo é formado da seguinte forma: uma variável aparece não complementada no produto (e.g. a) se tiver o valor 1 na combinação das variáveis de entrada, e vice-versa (e.g. a ). Por exemplo, a combinação (a=1, b=0, c=1) resultaria no produto a b c Produto de somas Tomando como exemplo uma função Booleana f, a forma canónica produto de somas pode ser obtida da seguinte forma: 1. Identificar na tabela de verdade as combinações das entradas para as quais f assume o valor Para cada uma das combinações identificadas no passo anterior, extrair uma soma (maxtermo) contendo todas as variáveis de entrada e acrescentá-lo (a multiplicar) ao 2.º membro da equação de f. Este maxtermo é formado da seguinte forma: uma variável aparece não complementada no produto (e.g. a ) se tiver o valor 0 na combinação das variáveis de entrada, e vice-versa (e.g. a ). Por exemplo, a combinação (a=1, b=0, c=1) resultaria na soma ( a b c). 2. Alarme nocturno do museu Imagine um museu com três galerias de exposição, existindo em cada uma delas um sensor de movimento sinais de entrada m0, m1 e m2 que produz o valor lógico 1 se detectar movimento (é asserido a 1). À noite, a única pessoa no museu é um guarda-nocturno que faz a ronda de galeria em galeria. MiEEC, 1.º ano, 1.º semestre Pág. 3/12 DEEC-FCTUC

4 Projecte um circuito para accionar um alarme colocar 1 na saída a quando for detectado movimento em mais do que uma galeria, ou seja, em duas ou três galerias (ex de [1]). 2.1 Actividades a) Desenhe o diagrama de blocos do circuito 1, representando todas as entradas e saídas. Obtenha a respectiva tabela de verdade que descreve o seu funcionamento. b) Com base na tabela de verdade, obtenha uma equação Booleana para a saída a. c) Utilize as propriedades da álgebra de Boole [1] para simplificar o mais possível a equação obtida em b), de forma a poder implementá-la com o menor número possível de portas lógicas AND, OR e NOT de duas ou três entradas. Desenhe o circuito lógico resultante. Sugestão: Recorde as seguintes propriedades da álgebra de Boole que são usadas recorrentemente na simplificação de equações: a a 0 a a 1 a a b a b a ( a b) a b d) Crie na sua pasta de trabalho 2 um projecto Quartus II chamado AlarmeMuseu e implemente o circuito projectado, usando os pinos da FPGA listados na Tabela 1. Sinal Placa DE2 m0 SW[0] PIN_N25 m1 SW[1] PIN_N26 m2 SW[2] PIN_P25 a LEDR[0] PIN_AE23 Tabela 1. Atribuição dos pinos para o alarme do museu. e) Programe/configure a FPGA com o circuito projectado. Actue nos 3 interruptores (SW[0], SW[1] e SW[2]) e teste o circuito para todas as combinações possíveis. Se detectar erros de projecto, volte atrás para corrigir. 1 Um diagrama semelhante ao da Fig.1, i.e. blocos com as entradas do lado esquerdo e as saídas do lado direito. 2 LSD_P<numero_turma>G<numero_grupo>\<nome_projecto> MiEEC, 1.º ano, 1.º semestre Pág. 4/12 DEEC-FCTUC

5 3. Multiplexers Por vezes, o projecto de alguns circuitos deriva directamente do comportamento pretendido, sem seguir os passos do projecto de circuitos combinacionais. Um multiplexer, muitas vezes abreviado por mux, é um circuito combinacional standard que permite seleccionar dentre um conjunto de entradas, designadas por entradas de dados, qual é a entrada que «passa» para a saída. Na Fig. 2, podemos ver a sua forma mais simples, um mux 2:1 3 com duas entradas, e como o circuito é implementando com portas lógicas. Fig. 2. Multiplexer 2:1 (a) símbolo, (b) princípio de funcionamento e (c) circuito. A entrada s0 funciona como selector, pois cada uma das portas AND só deixa passar 1 se as suas duas entradas tiverem o valor 1. Assim, a saída ou é uma entrada ou é outra (OR), consoante a que for seleccionada por s0. Podemos estender este raciocínio para implementar um mux 4:1 (Fig. 3). Fig. 3. Multiplexer 4:1 (a) símbolo e (b) implementação interna. O conceito de multiplexer pode ser estendido para qualquer número de entradas de dados que seja uma potência inteira de 2. Se n (uma potência inteira de 2) for o número de entradas 3 Costuma ler-se multiplexer dois para um. MiEEC, 1.º ano, 1.º semestre Pág. 5/12 DEEC-FCTUC

6 de dados de um multiplexer genérico, o respectivo selector é constituído por m 2 log n bits. Por exemplo, o selector de um mux 32:1 tem 5 bits. Pode-se construir também multiplexers com mais do que um bit de saída, associando multiplexers n:1 em paralelo que partilhem as entradas de selecção. 3.1 Implementação de circuitos combinacionais usando multiplexers Os multiplexers podem ser usados para implementar funções lógicas directamente a partir da tabela de verdade, como se exemplifica na Fig. 4: liga-se ao selector as variáveis de entrada da função e coloca-se em cada uma das entradas de dados do mux o valor lógico que deve tomar a saída para cada uma das combinações de entrada (do selector). Fig. 4. Função Y(A,B)=A.B + A.B implementada com um mux 4:1. Para funções com mais variáveis, pode-se trabalhar com multiplexers maiores. Para se reduzir o tamanho do mux necessário para a implementação da função Booleana, pode-se também seleccionar um sub-conjunto das variáveis de entrada a usar como selector e escrever as equações para as restantes, obtendo uma tabela de verdade reduzida, directamente implementável com um multiplexer e portas lógicas adicionais (ver Fig. 5). Entradas Endereços Variáveis restantes A. B A. B A. B A. B 1 C C C 1 C C C Fig. 5. Implementação de Y(A,B,C)=A.B +A.B.C +A.B.C +A.B.C com base num mux 4:1 e num inversor (entrada C). MiEEC, 1.º ano, 1.º semestre Pág. 6/12 DEEC-FCTUC

7 3.2 Actividades a) Crie no Quartus II o esquemático com o nome MeuMux_4_1 correspondente à implementação de um mux 4:1 mencionada anteriormente (Fig. 3). b) A partir do esquemático anterior, defina um novo símbolo MeuMux_4_1. Para tal, deve colocar pinos de entrada/saída no seu esquemático e seleccionar a opção File>Create>Create Symbol Files for Current File, que cria o ficheiro MeuMux_4_1.bsf. O editor de símbolos permite ajustar o ficheiro.bsf criado automaticamente para a forma pretendida. Colocando o ficheiro do esquemático, MeuMux_4_1.bdf, e do símbolo, MeuMux_4_1.bsf, na pasta de qualquer projecto, o componente fica disponível na biblioteca de componentes Project. c) Insira o novo elemento num esquemático e gere vectores de teste para verificar o correcto funcionamento da sua implementação. Uma vez que temos 6 entradas (4 entradas de dados e 2 de selecção), temos um total de 2 6 =64 combinações possíveis de entrada. Pode agrupar múltiplas entradas: seleccionar com rato e premir simultaneamente a tecla shift e o botão do lado direito; e seleccionar no menu de pop-up a opção Grouping->Group. Pode também atribuir automaticamente uma contagem com determinado período: botão do lado direito e Value->Count Value). d) Escolha pinos adequados para a placa DE2 4 de forma a ter 4 interruptores para a entrada do multiplexer, 2 interruptores para as entradas de selecção e a saída ligada a um LED. Teste a sua implementação na placa. e) Usando o símbolo criado anteriormente para o mux 4:1, desenhe noutro esquemático (e.g. com o nome funcao_com_mux41 a implementação da função Booleana representada na Fig. 4, pág. 6. Sugestão: Antes de voltar a compilar o projecto, depois de desenhar o esquemático, defina este como sendo a entidade de alto nível do projecto. Para definir a entidade de alto nível de um projecto: seleccione o separador Files em Project Navigator; clique com o botão direito do rato sobre o ficheiro esquemático (ou VHDL) que corresponde à entidade de alto nível desejada (e.g. funcao_com_mux41.bdf); no menu pop-up que aparece, seleccione Set As Top- Level Entity. Depois de compilar o projecto sem erros, observe a organização hierárquica do circuito em Project Navigator. 4 Consulte [1] ou a listagem apresentada na última página deste enunciado. MiEEC, 1.º ano, 1.º semestre Pág. 7/12 DEEC-FCTUC

8 f) Atribua os pinos necessários, programe a FPGA e verifique na placa DE2 se o circuito desenhado no esquemático implementa a função desejada. Corrija eventuais erros se o comportamento não for o desejado. 4. Descodificador de 4 bits para visor de 7 segmentos Nos primeiros trabalhos práticos, LAB01 e LAB02, foram usados os CI 47 ou 48 para implementar a descodificação BCD para 7 segmentos. Pretende-se agora projectar e implementar um descodificador que permita visualizar um dígito hexadecimal (4 bits) num visor de 7 segmentos (Fig. 6), recorrendo a portas lógicas. Erro! Não é possível criar objectos a partir de códigos de campo de edição A B C D E F Fig. 6. Descodificador de 4 bits para visor de 7 segmentos e os dígitos pretendidos. O descodificador de 7 segmentos a implementar, cujo símbolo está representado na Fig. 6 à esquerda, tem 4 bits de entrada, D 3:0, representando um dígito hexadecimal. O circuito possui 7 sinais de saída, S a:g que controlam os 7 segmentos (LED s) do visor de 7 segmentos de acordo com o código binário à entrada (ver Fig. 6). Por exemplo, o código binário 0000 é descodificado de forma a colocar a 0 todos os segmentos excepto o segmento g. Como iremos trabalhar com visores de ânodo comum que são asseridos a 0, um segmento acende se o sinal digital que o controla tiver o valor lógico 0 e apaga se tiver o valor lógico 1 (lógica negativa). 4.1 Actividades a) Seguindo os passos do projecto de circuitos lógicos combinacionais, crie primeiro uma tabela de verdade (ver passo 1 na pág. 2) que descreva o funcionamento pretendido para o circuito. Para facilitar, pode preencher directamente a Tabela 2. Deve ter em conta os dígitos representados na Fig. 6 e note, mais uma vez, que os segmentos são asseridos a 0. MiEEC, 1.º ano, 1.º semestre Pág. 8/12 DEEC-FCTUC

9 Dígito Entradas Saídas Hex. D 3 D 2 D 1 D 0 S a S b S c S d S e S f S g A B C D E F Tabela 2. Tabela de verdade para descodificador 3-bit para 7 segmentos. b) A partir da tabela de verdade, obtenha as equações das saídas na forma canónica mais conveniente para cada caso (ver passo 2 na pág. 2 e formas canónicas na secção 1.2). Simplifique as equações obtidas usando as propriedades da álgebra de Boole. S a = S b = S c = S d = S e = S f = S g = MiEEC, 1.º ano, 1.º semestre Pág. 9/12 DEEC-FCTUC

10 c) Crie no Quartus II o esquemático correspondente às 7 equações anteriores (ver passo 3 na pág. 2). Pode recorrer a portas com qualquer número de entradas. Sugestão: Crie ligações verticais com as entradas directas e complementadas, derivando ligações horizontais para as entradas de portas ANDs que implementam os mintermos mencionados nas equações (ver Fig. 7 à esquerda). Por sua vez, as saídas das portas AND ligam a portas OR para implementar as 7 saídas pretendidas (ver Fig. 7, à direita e ao fundo). Fig. 7. Sugestão para a disposição dos componentes no esquemático. d) Escolha pinos adequados para a placa DE2 5 e teste a implementação do descodificador na placa. Se detectar erros, volte atrás e corrija o projecto. 5. Preparação do trabalho Com o objectivo de preparar convenientemente este trabalho que irá realizar na aula de laboratório, deverá: 1. Ler atentamente este documento até ao fim. 2. Consultar as referências indicadas na secção 7, pág. 11 e outras referências bibliográficas que sejam relevantes para o trabalho. 3. Executar, ainda que parcialmente, as actividades a), b) e c) da secção 2.1 e as actividades a) e b) da secção 4.1, e pedir ao docente da aula de laboratório, no início da aula, para esclarecer eventuais dúvidas. 5 Consulte [1] ou a listagem apresentada na última página deste guia de laboratório. MiEEC, 1.º ano, 1.º semestre Pág. 10/12 DEEC-FCTUC

11 Facultativamente, se tiver o SW de CAD Quartus II instalado no seu PC (o Quartus II é distribuído gratuitamente através do sítio Web da Altera), poderá desenhar previamente parte dos esquemáticos solicitados ao longo do trabalho e trazê-los para a aula. A preparação mais ou menos cuidada do trabalho será tida em conta na avaliação que o docente realizará durante a aula. 6. Lista de verificação Actividade a) Diagrama de blocos e tabela de verdade do circuito AlarmeMuseu b), c) Equação na forma canónica para o circuito AlarmeMuseu e respectiva simplificação d), e) Implementação no Quartus II e teste do circuito AlarmeMuseu na FPGA a), b) Criação do novo componente MeuMux_4_ c), d) Simulação e teste na FPGA do novo componente MeuMux_4_ e) Projecto e desenho do esquemático do circuito funcao_com_mux41 baseado no componente MeuMux_4_ f) Teste na FPGA do circuito funcao_com_mux a) Tabela de verdade para o descodificador 4 bits para 7 segmentos b) Equações para o descodificador 4 bits para 7 segmentos c), d) Implementação no Quartus II e teste na FPGA do descodificador 4 bits para 7seg. Importante: Antes de dar por terminado este trabalho laboratorial, preencha a tabela anterior e chame o docente para este verificar e registar a execução das várias actividades propostas neste enunciado. 7. Referências bibliográficas [1] Digital Design. Frank Vahid, John Wiley & Sons, [2] DE2 Development and Education Board. Altera, 72 páginas, i Conteúdo pedagógico preparado em Setembro de 2011 pelos docentes Jorge Lobo e Rui P. Rocha do DEEC-FCTUC, que asseguram a leccionação da unidade curricular (MiEEC, 1.º ano, 1.º semestre). MiEEC, 1.º ano, 1.º semestre Pág. 11/12 DEEC-FCTUC

12 8. Pinos principais da placa DE2 ( Dispositivo: Cyclone II, EP2C35F672C6 Ficheiro: DE2_pin_assignments.csv ) # Altera s DE2 board # To,Location # push-buttons KEY[0],PIN_G26 KEY[1],PIN_N23 KEY[2],PIN_P23 KEY[3],PIN_W26 # Switches SW[0],PIN_N25 SW[1],PIN_N26 SW[2],PIN_P25 SW[3],PIN_AE14 SW[4],PIN_AF14 SW[5],PIN_AD13 SW[6],PIN_AC13 SW[7],PIN_C13 SW[8],PIN_B13 SW[9],PIN_A13 SW[10],PIN_N1 SW[11],PIN_P1 SW[12],PIN_P2 SW[13],PIN_T7 SW[14],PIN_U3 SW[15],PIN_U4 SW[16],PIN_V1 SW[17],PIN_V2 # Red LEDs LEDR[0],PIN_AE23 LEDR[1],PIN_AF23 LEDR[2],PIN_AB21 LEDR[3],PIN_AC22 LEDR[4],PIN_AD22 LEDR[5],PIN_AD23 LEDR[6],PIN_AD21 LEDR[7],PIN_AC21 LEDR[8],PIN_AA14 LEDR[9],PIN_Y13 LEDR[10],PIN_AA13 LEDR[11],PIN_AC14 LEDR[12],PIN_AD15 LEDR[13],PIN_AE15 LEDR[14],PIN_AF13 LEDR[15],PIN_AE13 LEDR[16],PIN_AE12 LEDR[17],PIN_AD12 # Green LEDs LEDG[0],PIN_AE22 LEDG[1],PIN_AF22 LEDG[2],PIN_W19 LEDG[3],PIN_V18 LEDG[4],PIN_U18 LEDG[5],PIN_U17 LEDG[6],PIN_AA20 LEDG[7],PIN_Y18 LEDG[8],PIN_Y12 # # 7 segments # hex0 HEX0[0],PIN_AF10 HEX0[1],PIN_AB12 HEX0[2],PIN_AC12 HEX0[3],PIN_AD11 HEX0[4],PIN_AE11 HEX0[5],PIN_V14 HEX0[6],PIN_V13 # hex1 HEX1[0],PIN_V20 HEX1[1],PIN_V21 HEX1[2],PIN_W21 HEX1[3],PIN_Y22 HEX1[4],PIN_AA24 HEX1[5],PIN_AA23 HEX1[6],PIN_AB24 # hex2 HEX2[0],PIN_AB23 HEX2[1],PIN_V22 HEX2[2],PIN_AC25 HEX2[3],PIN_AC26 HEX2[4],PIN_AB26 HEX2[5],PIN_AB25 HEX2[6],PIN_Y24 # hex3 HEX3[0],PIN_Y23 HEX3[1],PIN_AA25 HEX3[2],PIN_AA26 HEX3[3],PIN_Y26 HEX3[4],PIN_Y25 HEX3[5],PIN_U22 HEX3[6],PIN_W24 # hex4 HEX4[0],PIN_U9 HEX4[1],PIN_U1 HEX4[2],PIN_U2 HEX4[3],PIN_T4 HEX4[4],PIN_R7 HEX4[5],PIN_R6 HEX4[6],PIN_T3 # hex5 HEX5[0],PIN_T2 HEX5[1],PIN_P6 HEX5[2],PIN_P7 HEX5[3],PIN_T9 HEX5[4],PIN_R5 HEX5[5],PIN_R4 HEX5[6],PIN_R3 # hex6 HEX6[0],PIN_R2 HEX6[1],PIN_P4 HEX6[2],PIN_P3 HEX6[3],PIN_M2 HEX6[4],PIN_M3 HEX6[5],PIN_M5 HEX6[6],PIN_M4 # hex7 HEX7[0],PIN_L3 HEX7[1],PIN_L2 HEX7[2],PIN_L9 HEX7[3],PIN_L6 HEX7[4],PIN_L7 HEX7[5],PIN_P9 HEX7[6],PIN_N9 # 50MHz clock CLOCK_50,PIN_N2 # PS2 PS2_CLK,PIN_D26 PS2_DAT,PIN_C24 # VGA VGA_R[9],PIN_E10 VGA_G[9],PIN_D12 VGA_B[9],PIN_B12 VGA_HS,PIN_A7 VGA_VS,PIN_D8 VGA_CLK,PIN_B8 VGA_BLANK,PIN_D6 MiEEC, 1.º ano, 1.º semestre Pág. 12/12 DEEC-FCTUC