Electrónica /2007

Transcrição

1 2006/2007 FEUP/DEEC 4º/MIEEC Vítor Grade Tavares Aula 6: Regras de Desenho Sumário Regras de Desenho (DRC). Fenómeno de electromigração. Desenho de componentes passivos em CMOS. Elementos parasitas. Floorplaning 2 1

2 Regras de desenho (DRC) Das mascaras mais importantes podemos referir a da região activa e a do polisilício de definição da porta. A intercepção das duas define a região do canal do transístor. O alinhamento das máscaras é limitado. Isto irá impor limitações nas dimensões e disposição dos diferentes elementos das camadas. O espaçamento entre elementos numa mesma camada (lembrar que em cada camada temos um elemento: polisilício, metal 1, metal 2,...) está ainda intimamente relacionado com a topografia. Tudo isto, aliado ao facto de que o processo de etchin e deposição não são perfeitos, irá impor restrições no desenho das máscaras. Ao conjunto de regras que definem as dimensões e espaçamentos mínimos da geometria nas diferentes máscaras, para uma dada tecnologia, designa-se por regras de desenho (design ruls). SCMOS (Scalable CMOS): É muito comum as regras de desenho virem referenciadas a um valor normalizado l. Todas as medidas são dadas em múltiplos de l Numa mudança de tecnologia as dimensões relativas permanecem as mesmas e há uma adaptação imediata das absolutas Comprimento mínimo da porta = 2l 3 Os contactos são de O erro de alinhamento de uma máscara considera-se sempre inferior a 0,75λ, o que significa que no pior caso as mascaras desalinham em 1,5λ. Isto implica que em regiões onde o alinhamento entre camadas é importante (locais de contacto activo/metal ou poly/metal...) existam sempre áreas de sobreposição obrigatórias. Apenas o metal 1 (camada de metal que corre acima do polisilício) faz contacto com as camadas inferiores (poly e áreas activas), embora frequentemente se permitam vias (contactos com metais de camadas superiores) no topo dos contactos. Metal 1 λ λ 3λ Desalinho fatal poly W λ Área ou zona activa Desalinho não muito problemático 4 2

3 4λ àrea mínima 32 l 2 metal 2 4λ 4λ metal 1 Via Para uma dada largura de metal, a corrente máxima admissível é limitada pelo fenómeno de electromigração. Este fenómeno degrada o condutor alterando as suas dimensões. Para evitar tal fenómeno é necessário não ultrapassar a densidade de corrente de limiar da electromigração J A W min =I max /J A J A metal 2,3,4: 1,5mA/µm J A metal 5,6: 3 ma/µm 5 MUITO IMPORTANTE: Polarização do substrato e n-well (pinos de substrato e n-well) VDD transístor nmos n+ p+ n-well transístor pmos Não existe propriamente uma regra para o número de contactos. Há quem afirme um por transístor, outros definem um em cada Em analógico normalmente utilizam-se anéis de contactos. 6 3

4 Uma segunda camada de poly, designado por poly2, está por vezes disponível para formar capacidades lineares com a poly1. Poly 1 Poly 2 Poly 2 Poly 1 35aF/µm 2 1µm 1,5µm 70nm 493aF/µm 2 0,6µm 23aF/µm2 58aF/µm 2 Os valores apresentados dizem respeito ao processo n-well de 2µm Orbit-CN20 7 Resistências A R é dada para uma área unitária W A R nos quadrados das esquinas é diferente das dos quadrados em linha n-well Metal 1 t R = ρ = R t W R (Ω / ) qua qua W R=2R qu + 0,6R qu difusão n+ É possível construir resistências a partir dos outros materiais: poly, N+, P+, Metais... Cada um deles possui um R qua característico. contacto dif n+ / metal 1 8 4

5 Elementos parasitas (exemplos) As camadas estão separadas por um dieléctrico. Haverá sempre capacidades parasitas entre os materiais das diferentes camadas quando este se cruzam (não são as únicas). Há que considerar também as resistências das linhas. Para além destes existem ainda os efeitos indutivos. 6µm metal 1 1 mm Substrato R R uni =0,08 Ω/ C uni = 29aF/µm 2 R=0,08x1000/6 = 13,3 Ω C uni = 29aF/µm 2 x6000 = 0,17pF 9 Exemplo do layout de um inversor O que falta? 10 5

6 Mais algumas considerações sobre layout 1- Planear o CI no global: floorplaning. Estratégia de ligação Distribuição da alimentação e massa. Manter transístor do mesmo tipo juntos. Sempre que possível dispor os transístores em linhas, partilhando as regiões de dreno/fonte. 2- Interligação. Não usar a difusão como interligação Utilizar o polisilício para interligação muito local Usar metal de camadas superiores para a alimentação (é mais espesso que metal 1 e portanto menor R qua ). 11 6