Electrónica /2007

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1 2006/2007 FEUP/DEEC 4º/MIEEC Vítor Grade Tavares Aula 4: Processo de fabrico Sumário:. Tecnologia CMOS Processo de fabrico Fenómeno de Latchup Desenho estrutural de transístores 2 1

2 Fabricação CMOS 3 Fabricação CMOS: Procedimentos Os circuitos CMOS são fabricados numa wafer de silício. As wafers são fatias circulares de silício, cortadas de um cilindro (~2m de comprimento, com diâmetros que podem chegar aos 40cm) de cristal único de silício (pureza > 98%) levemente dopado com átomos dadores (fósforo, arsénio ou antimónio - substrato tipo n-) ou átomos aceitadores (boro, alumínio ou gálio - substrato tipo p-). A espessura de ~1mm é necessária por questões de manuseamento. O substrato é comum a todos os dispositivos (assumimos p-). Uma vez que transístores de canal P necessitam de um substrato de tipo n-, é necessário criar regiões no substrato com impurezas deste tipo. Essa região é designada por poço de tipo n (n-well). Esta pode ainda ser utilizada como resistência. 4 2

3 Fabricação CMOS: Procedimentos (cont.) Preparação do cristal: Cilindro de cristal único de silício. Fotolitografia: Processo pelo qual áreas predefinidas podem ser mascaradas (escondidas ou protegidas) por forma a que determinado passo do processo seja aplicado apenas à restante região. Neste processo a wafer é coberta por um liquido orgânico e viscoso (polímero semelhante a Latex), denominado de fotoresiste (photoresist). A aplicação é feita com a wafer em rotação para uma distribuição uniforme do fotoresiste (~1mm de espessura). Este é posteriormente endurecido por aquecimento. O fotoresiste altera as suas características com a incidência de luz, tornando-se resistente (negativo) ou sensível (positivo) a remoção um solvente orgânico. Após a acção do solvente teremos regiões com material exposto que pode ser removido (etching) e outras protegidas. Desta forma podemos criar padrões com os diferentes materiais que constituem um CI (e.g. Interligação metálica...). 5 Fabricação CMOS: Procedimentos (cont.) Máscara: Película coberta de material fotográfico que quando é exposto a feixes de electrões (e-beam) criam-se zonas escuras com os padrões desejados para o CI final. O processo de produção de máscaras é muito critico e complexo, com custos que podem ascender a mais de ,00. Estas mascaras são depois colocadas próximo da wafer interpondo-se entre esta e luz ultravioleta, passando assim o padrão para o fotoresiste, com a polimerização das zonas expostas à luz (fotoresiste negativo). Implantação de difusão e de iões: Processo de introdução de dopantes no substrato para definir n-wells, transístores (regiões de dreno/fonte),... Na difusão, um gás contendo o dopante é colocado em contacto com o substrato. Elevadas temperaturas (~1000ºC) causam a difusão do implante, verticalmente e horizontalmente, pelo substrato. A concentração de dopantes é maior à superfície, reduzindo de uma forma Gaussiana para o interior. Na implantação iónica um feixe de iões é varrido pela wafer. Com este método consegue-se um melhor controlo da concentração e profundidade do implante. Um processo de annealing (aquecimento prolongado seguido de um arrefecimento lento) é normalmente necessário para uniformizar o perfil de concentração de impurezas e reparar o cristal. 6 3

4 Fabricação CMOS: Procedimentos (cont.) Polisilício e Metal: São depositados acima do substrato, isolados deste, e entre si, por SiO 2 e ou Si 3 N 4. Várias camadas de metal são isoladas com óxido. A interligação entre camadas é efectuada por metal através de orifícios no óxido. São chamados de contactos quando se fala de uma ligação entre o metal e um implante. Entre metais de diferentes camadas os contactos são designados por vias. 7 Fabricação CMOS: Procedimentos (cont.) A geometria das diferentes máscaras é da responsabilidade de quem desenha os circuitos. O processo de definição dessa geometria é denominado desenho estrutural (layout). Nem toda a geometria é necessário desenhar (algumas podem ser extrapoladas automaticamente). 8 4

5 Fabricação CMOS: Procedimentos (cont.) Base de silício a >98% fotoresiste SiO mm a 1mm Foto-litografia Oxidação: Formação vidro ou SiO2. Por vapor ou oxigénio Luz UV máscara UV: defracção e tolerâncias de alinhamento Limitam a resolução. 9 Fabricação CMOS: Procedimentos (cont.) Solvente orgânico remove áreas polimerizadas Óxido removido (etched) com ácido, bem como o fotoresiste. (fica substrato exposto, pronto para se criar a n-well). Aqui é o SiO 2 que irá bloquear o implante n-well. O fotoresiste é removido pois poderia derreter no processo de implante. S i O 2 Fotoresiste removido 10 5

6 Fabricação CMOS: Procedimentos (cont.) 1- Criação da N-well Há dois processos para fazer crescer o FOX: Húmido vapor de água é introduzido no topo do substrato a temperaturas moderadamente elevadas. Este vapor reage com o silício, difundindo-se com este, gerando SiO 2 e H 2. Processo a seco - é O 2 que é introduzido (a temperaturas mais elevadas) produzindo-se SiO 2 (estes processos consomem Si, à razão de 0.45x para cada x de espessura de SiO 2 ). No entanto, antes deste processo, é ainda depositado o Si 3 N 4 (é ~inerte a H 2 O e O 2 ) que vai proteger a áreas activas da deposição do FOX. Substrato p- Região do tipo n criada por difusão (de fósforo) para criação do substrato dos transístores p 11 Fabricação CMOS: Procedimentos (cont.) 2- Crescimento de óxido de campo (Field Oxide - FOX) e implantes de campo p+ Áreas activas (localização dos transístores) Si 3 N 4 Óxido fino SiO 2 Channel stop Difusão p+ Aumenta V T e portanto isola os transístores FOX 12 6

7 Fabricação CMOS: Procedimentos (cont.) Há dois processos para fazer crescer o FOX: Húmido vapor de água é introduzido no topo do substrato a temperaturas moderadamente elevadas. Este vapor reage com o silício, difundindo-se com este, dando origem a SiO 2 e H 2. Processo a seco - é O 2 que é introduzido (a temperaturas mais elevadas) produzindo-se SiO 2 (estes processos consomem S i, à razão de 0.45x para cada x de espessura de S i O 2 ). No entanto, antes deste processo, é ainda depositado o Si 3 N 4 (é ~inerte a H 2 O e O 2 ) que vai proteger a áreas activas da deposição do FOX. 13 Fabricação CMOS: Procedimentos (cont.) 3- Deposição de polisilício (material amorfo constituído por pequenos cristais de silício, dispostos de forma ± aleatória): Permite o auto-alinhamento do canal bloqueando o implante na região de porta. Polislício (poly) Uma máscara n+ (select) é usada para criar as zonas de difusão n+ O poly funciona como bloqueio (auto-alinhamento) para o implante. O n+ melhora a resistividade do poly 4- Implantes n+. Não há deposição na n-well, excepto: São também criadas difusões para implantação de contactos óhmicos de polarização do 14 n-well 7

8 Fabricação CMOS: Procedimentos (cont.) 5- Implantes p+. Criação de difusões para implantação de contactos óhmicos de polarização do substrato p. Implante p+ Após a implantação, toda a wafer é coberta com uma camada de SiO 2. Como em camadas superiores já não Si para reagir com O 2 (ou H 2 O) um outro processo de reacção gasosa denominado por CVD (Chemical Vapor Deposition). Este processo também é utilizado para a deposição do Si 3 N Fabricação CMOS: Procedimentos (cont.) 6- Crescimento de SiO 2 e Metalização Espaços para inserção de contactos: ao poly às difusões Metalização de pistas e contactos 16 8

9 Fabricação CMOS: Procedimentos (cont.) Região activa Layout (desenho em CAD que gera a informação necessária para a produção de mascaras). Metal 1 SiO 2 substrato P+ n+ N-well poly contacto 17 Fabricação CMOS: Procedimentos (cont.) Metal 1 SiO 2 n-well substrato P+ n+ Regiões activas (n+ e p+) N-well poly contacto Polisilísio Contactos Metal 18 9

10 Fabricação CMOS: máscaras n-well difusão n difusão p poly contactos metal 1 vias metal 2 célula 19 Fabricação CMOS: máscaras Camadas de metal e vias 20 10

11 Fenómeno de Latch-up Vdd R n-well in out Capacidades parasitas R sub 21 Fenómeno de Latch-up (cont.) Medidas para evitar latch-up: Limitar gradiente dos impulsos. Reduzir área dos Ms para diminuir Cs. Reduzir valor das resistências parasitas - aproximar os eléctrodos de polarização (em bom número) dos terminais da fonte Inserção de anéis de guarda limitar a proximidade de transístores n e p 22 11

12 Fenómeno de Latch-up (cont.) Contacto de substrato Região activa Contacto de n-well Metal 1 SiO 2 substrato P+ n+ N-well poly contacto 23 Fenómeno de Latch-up: Drivers Os drivers de saída dos ICs podem ocupar uma área bastante razoável. Neste sentido o uso de lógica CMOS para este drivers pode representar um considerável risco em termos de latch-up. Por esta razão, e naquelas partes dos circuitos onde se exigem transístores de tamanhos elevados, recorrese normalmente a lógica NMOS

13 Desenho de transístores 25 Desenho de transístores (cont.) 26 13

14 Desenho de transístores (cont.) 27 14