Fabricação CMOS. Fabricação CMOS: Passos básicos

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1 Fabricação CMOS 1 Os circuitos CMOS são fabricados numa wafer de silício. As wafers são fatias circulares de silício, cortadas de um cilindro (~2m de comprimento, com diâmetros que podem chegar aos 40cm) de cristal único de silício (pureza > 98%) levemente dopado com átomos dadores (fósforo, arsénio ou antimónio - substrato tipo n-) ou átomos aceitadores (boro, alumínio ou gálio - substrato tipo p-). A espessura de ~1mm é necessária por questões de manuseamento. O substrato é comum a todos os dispositivos (assumimos p-). Uma vez que transístores de canal P necessitam de um substrato de tipo n-, é necessário criar regiões no substrato com impurezas deste tipo. Essa região é designada por poço de tipo n (n-well). Esta pode ainda ser utilizada como resistência. 2 1

2 Preparação do cristal: Cilindro de cristal único de silício. Fotolitografia: Processo pelo qual áreas predefinidas podem ser mascaradas (escondidas ou protegidas) por forma a que determinado passo do processo seja aplicado apenas à restante região. Neste processo a wafer é coberta por um liquido orgânico e viscoso (polímero semelhante a Latex), denominado de foto-resiste (photoresist). A aplicação é feita com a wafer em rotação para uma distribuição uniforme do foto-resiste (~1µm de espessura). Este é posteriormente endurecido por aquecimento. O fotoresiste altera as suas características com a incidência de luz, tornando-se resistente (negativo) ou sensível (positivo) à remoção por um solvente orgânico. Após a acção do solvente teremos regiões com material exposto, que pode ser removido por ácidos (etching), e outras protegidas. Desta forma podemos criar padrões com os diferentes materiais que constituem um CI (e.g. Interligação metálica...). 3 Máscara: Película de vidro coberta de material fotográfico que quando exposto a feixes de electrões (e-beam) cria zonas escuras com os padrões desejados para o CI final. O processo de produção de máscaras é muito critico e complexo, com custos que podem ascender a mais de ,00. Estas mascaras são depois colocadas próximo da wafer, interpondo-se entre esta e a luz ultravioleta, passando assim o padrão para o foto-resiste, polimerizando as zonas expostas à luz (foto-resiste negativo). Implantação por difusão e de iões: Processo de introdução de dopantes no substrato para definir n-wells, transístores (regiões de dreno/fonte),... Na difusão um gás contendo o dopante é colocado em contacto com o substrato. Elevadas temperaturas (~1000 o C) causam a difusão do implante, verticalmente e horizontalmente, pelo substrato. A concentração de dopantes é maior à superfície, reduzindo de uma forma Gaussiana para o interior. Na implantação iónica um feixe de iões é varrido pela wafer. Com este método consegue-se um melhor controlo da concentração e profundidade do implante. Um processo de annealing (aquecimento prolongado seguido de um arrefecimento lento) é normalmente necessário para uniformizar o perfil de concentração de impurezas e para reparar o cristal (o processo de bombardeamento danifica a estrutura cristalina do silício). 4 2

3 Polisilísio e Metal: São depositados acima do substrato, isolados deste, e entre si, por. Várias camadas de metal são isoladas com óxido. A interligação entre camadas é efectuada por metal através de orifícios no óxido. São chamados de contactos quando se fala de uma ligação entre o metal e um implante ou polisilício. Entre metais de diferentes camadas os contactos são designados por vias. 5 A geometria das diferentes máscaras é da responsabilidade de quem desenha os circuitos. O processo de definição dessa geometria é denominado desenho estrutural (layout). Não é necessário desenhar toda a geometria (algumas podem ser extrapoladas automaticamente). A espessura do material em cada camada é predefinida pelo fabricante. 6 3

4 Fabricação CMOS: Processo base foto-resiste Base de silício a >98% Oxidação: Formação vidro ou SiO2. Por vapor ou oxigénio 0.25mm a 1mm Solvente orgânico remove áreas polimerizadas Foto-litografia Luz UV máscara UV: difracção e tolerâncias de alinhamento limitam larguras a ~ 0.x µm. Óxido removido (etched) com ácido. Fotoresiste removido (fica substrato exposto, pronto para se criar a n-well). Aqui é o SiO2 que irá bloquear o implante n-well. O fotoresiste é removido pois poderia derreter no processo de implante. 7 Há dois processos para fazer crescer o FOX: Húmido vapor de água é introduzido no topo do substrato a temperaturas moderadamente elevadas. Este vapor reage com o silício, difundindo-se com este, gerando e H 2. Processo a seco - é O 2 que é introduzido (a temperaturas mais elevadas) produzindo-se (estes processos consomem Si, à razão de 0.45x para cada x de espessura de ). No entanto, antes deste processo, é ainda depositado o Si 3 N 4 (é ~inerte a H 2 O e O 2 ) que vai proteger a áreas activas da deposição do FOX. O processo a seco produz um SiO2 de melhor qualidade. 1- Criação da N-well Região do tipo n criada por difusão (de fósforo) para criação do substrato dos transístores p 2- Crescimento de óxido de campo (Field Oxide - FOX) e implantes de campo p+ Áreas activas (localização dos transístores) Si 3 N 4 Óxido fino Channel stop Difusão p+ Aumenta V T e portanto isola os transístores FOX 8 4

5 3- Deposição de polisilício (material amorfo constituído por pequenos cristais de silício, dispostos de forma ±aleatória): Permite o auto-alinhamento do canal bloqueando o implante na região de porta. Polislício (poly) 4- Implantes n+. Uma máscara n+ (select) é usada para criar as zonas de difusão n+ o poly funciona como bloqueio (auto-alinhamento) para o implante. O n+ melhora a resistividade do poly São também criadas difusões para implantação de contactos óhmicos de polarização do n-well 9 5- Implantes p+. Criação de difusões para implantação de contactos óhmicos de polarização do substrato p. Após a implantação, toda a wafer é coberta com uma camada de. Como nas camadas superiores já não há Si para reagir com O 2 (ou H 2 O), é utilizado um outro processo de reacção gasosa denominado por CVD (Chemical Vapor Deposition),. Este processo também é utilizado para a deposição do Si 3 N Crescimento de e Metalização Espaços para inserção de contactos ao poly às difusões Metalização de pistas e contactos 10 5

6 Região activa Layout (desenho em CAD que gera a informação necessária para a produção de mascaras Metal 1 substrato P+ n+ N-well poly contacto 11 Metal 1 substrato P+ n+ N-well poly contacto Sequência de Mascaras n-well Regiões activas (n+ e p+) Polisilísio Contactos Metal 12 6

7 Fabricação CMOS: Mascaras n-well difusão n difusão p poly contactos metal 1 vias metal 2 célula 13 Fabricação CMOS: Mascaras Camadas de metal e vias 14 7

8 Fabricação CMOS Latch-up Medidas para evitar latch-up: - limitar gradiente dos impulsos - reduzir área dos Ms para diminuir Cs - reduzir valor das resistências parasitas, i.e., aproximar eléctrodos de polarização dos terminais da fonte - inserção de anéis de guarda - eliminar proximidade de transístores n e p 15 Fabricação CMOS Contacto de substrato Região activa Contacto de n-well Layout (desenho em CAD que gera a informação necessária para a produção das mascaras) Metal 1 substrato P+ n+ N-well poly contacto 16 8

9 Fabricação CMOS: Drivers Os drivers de saída dos ICs podem ocupar uma área bastante razoável. Neste sentido o uso de lógica CMOS para este drivers pode representar um considerável risco em termos de latch-up. Por esta razão, e naquelas partes dos circuitos onde se exigem transístores de tamanhos elevados, recorre-se normalmente a lógica NMOS. Buffers NMOS 17 Desenho de transístores 18 9

10 Desenho de transístores 19 Desenho de transístores 20 10