Microelectrónica (ME)

Tamanho: px

Começar a partir da página:

Download "Microelectrónica (ME)"

Matheus Henrique Fonseca Pinho
6 Há anos
Visualizações:

1 Microelectrónica (ME) LEEC (opção) Lic. Lic. Engª. AeroEspacial (Aviónica) Passos de fabricação Corpo docente: Marcelino Santos 2004/05

2 PREPARAÇÃO DO CRISTAL OXIDAÇÃO TÉRMICA LITOGRAFIA CORROSÃO (ETCHING) INTRODUÇÃO SELECTIVA DE IMPUREZAS DEPOSIÇÃO DE CAMADAS ENCAPSULAMENTO E TESTE

3 Preparação do cristal A matéria prima usada na fabricação do cristal é a areia (muito pura). A areia funde a cerca de 2000 º Um cristal de silício é usado como semente O crescimento do cilindro faz-se à medida que a semente é retirada do silício fundido e arrefece O cilindro é rectificado para ficar com um diâmetro uniforme e é fatiado em wafers Aswafers são polidas por forma a ficarem sem irregularidades

4 OXIDAÇÃO TÉRMICA Crescimento de uma camada de SiO 2 na superfície da wafer O dióxido de silício protege a wafer e funciona como isolador eléctrico O SiO 2 consegue-se através do aquecimento e exposição da wafer a oxigénio puro. A velocidade da oxidação depende da temperatura e da concentração de impurezas. O crescimento de x µm de SiO 2 consome 0,47x µm de silício

5 LITOGRAFIA Utilização de luz para seleccionar as partes da wafer a processar A wafer recebe uma pequena quantidade de material fotoresistivo (photoresist) no centro e é posta em rotação para o distribuir uniformemente e expelir o excesso A wafer é ligeiramente aquecida para libertar solventes e solidificar o resist As máscaras (que seleccionam as áreas a expor à luz) são impressas em vidro usando um processo fotográfico

6 LITOGRAFIA O alinhamento das máscaras é crítico Há material foto-resistivo: negativo (polímeros insolúveis quando expostos à luz) positivo (polímeros solúveis quando expostos à luz)

7 LITOGRAFIA Há processos em que as máscaras: (1) estão em contacto com o resist; (2) têm um ligeiro afastamento ou (3) são projectadas (permite redução) A resolução tem um limite físico imposto pelo comprimento de onda do tipo de radiação usada (UV ou RX) Direct Write to Wafer methods (DWW): Alternativa às máscaras Laser, electron beam or ion beam Processo mais caro

8 LITOGRAFIA Após a exposição, a wafer é revelada (remoção selectiva do photoresist) Após revelada, a wafer é aquecida para endurecer mais o photoresist que permaneceu para que este resista à fase de corrosão (que se segue)

9 CORROSÃO (ETCHING) A corrosão das áreas não protegidas por photoresist é efectuda por um liquido ou gás (mais direccional). O photoresist não deve ser corroído a fim de proteger a camada a padronizar Numa fase adicional de corrosão é removido também o photoresist que permitiu a remoção selectiva (neste exemplo do SiO 2 )

10 Tarefas em cada Passo de Litografia 1. preparação do substrato 2. cobertura (coating) com material foto-resistivo 3. cozedura suave (soft baking) 4. alinhamento da máscara 5. exposição 6. revelação 7. cozedura forte (hard baking) 8. corrosão (etching) dos materiais a descoberto 9. remoção (stripping) do material foto-resistivo

11 INTRODUÇÃO SELECTIVA DE IMPUREZAS Átomos com um electrão a mais (ex.: fósforo) ou a menos (ex: boro) do que o silício são introduzidos na estrutura cristalina do silício. A introdução de impurezas pode fazer-se por: Difusão: exposição ao dopante a alta temperatura ou Implantação iónica: aceleração das impurezas (com um campo eléctrico) forçando a sua entrada no substrato. A difusão continuará a um ritmo que depende da temperatura a que a wafer for exposta

12 DEPOSIÇÃO DE CAMADAS É possível adicionar à wafer uma camada isoladora, condutora, de material semicondutor ou dopante A deposição faz-se de forma uniforme sobre toda a wafer Técnicas de deposição: Physical Vapor Deposition (PVD) Evaporation evaporação/condensação do material a depositar por controlo da temperatura e pressão Sputtering libertação de moléculas da matéria a depositar através do bombardeamento com iões (p/ fixação na wafer) Chemical Vapor Deposition (CVD) As moléculas a fixar são obtidas pela reacção entre dois gases ou por decomposição de um gás único por aquecimento deste.

DEPOSIÇÃO DE CAMADAS Exemplos de deposição de camadas frequentemente utilizadas: Diferentes níveis de metal depositados por Sputtering (PVD) 1 s SiO 2 sobre uma wafer que não tem (só) silício na

13 DEPOSIÇÃO DE CAMADAS Exemplos de deposição de camadas frequentemente utilizadas: Diferentes níveis de metal depositados por Sputtering (PVD) 1 s SiO 2 sobre uma wafer que não tem (só) silício na última camada por CVD Crescimento epitaxial Estensões cristalinas do substrato formadas por CVD Com impurezas do tipo n ou p Crescimento lento que permite alinhamento com o cristal inferior Medição do crescimento por reflexão

14 TJB tipo NPN Vertical Integrado

ENCAPSULAMENTO E TESTE Teste dos parâmetros do processo em estruturas regularmente distribuídas pela wafer Teste de cada die marcando os que não

15 ENCAPSULAMENTO E TESTE Teste dos parâmetros do processo em estruturas regularmente distribuídas pela wafer Teste de cada die marcando os que não passam o teste Separação dos dies Fixação de cada die (não marcado como defeituoso) e ligação ao encapsulamento por Wire bonding ou Flip-chip Teste final

16 ENCAPSULAMENTO E TESTE Objectivos do encapsulamento: Permitir a transferência de calor para o exterior Proteger o circuito do ambiente exterior Permitir a interface para o teste de produção Efectuar a interface com o PCB Mecânica Eléctrica Deve ter dimensões mínimas Deve ser barato

ENCAPSULAMENTO E TESTE Ligação entre o die e o encapsulamento: Wire

Ligação de um pino de cada vez (sequencial) Arrefecimento pelo

Ligação de todos os pinos em simultâneo Arrefecimento pelas esferas

17 ENCAPSULAMENTO E TESTE Ligação entre o die e o encapsulamento: Wire bonding Só se podem efectuar ligações para a periferia do die Ligação de um pino de cada vez (sequencial) Arrefecimento pelo substracto L 1 nh Flip-chip Todo o die disponível para ligações Ligação de todos os pinos em simultâneo Arrefecimento pelas esferas ( e pelo subs. se necessário) É necessário que as dilatações sejam idênticas L 0,1 nh

ENCAPSULAMENTO E TESTE Materiais usados no encapsulamento: Cerâmica Boa condutividade térmica Cara Plastico Má condutividade térmica (que pode ser melhorada com dissipadores metálicos) Barato

18 ENCAPSULAMENTO E TESTE Materiais usados no encapsulamento: Cerâmica Boa condutividade térmica Cara Plastico Má condutividade térmica (que pode ser melhorada com dissipadores metálicos) Barato Interface com o PCB: Pin through hole Fácil montagem manual Cada pino todos os níveis do PCB Densidade limitada Surface Mount Devices (SMD) Requer equipamento dedicado para a montagem no PCB Não interfere com os níveis inferiores do PCB Maior densidade

19 Encapsulamentos tradicionais: Indutâncias: 1-20 nh ENCAPSULAMENTO E TESTE DIL (Dual In Line) Poucos pinos Ocupa muito espaço PGA (Pin Grid Array) Até 400 pinos Muito usado anteriormente em CPUs PLCC (Plastic Leaded Chip Carrier) Até 84 pinos Ocupa muito espaço SMD QFP (Quarter Flat pack) Até 300 pinos Ocupa pouco espaço SMD

mas de menores dimensões MCP (Multi Chip

20 Encapsulamentos recentes: Indutâncias: 1-5 nh BGA (Ball Grid Array) ENCAPSULAMENTO E TESTE Pequenas esferas de solda para ligar ao PCB Muitos pinos Ocupa pouco espaço Baixa indutância CSP (Chip scale Packaging) Semelhante a BGA mas de menores dimensões MCP (Multi Chip Package) Permite misturar várias tecnologias no mesmo componente Permite aumentar o yield por incluir dispositivos previamente testados

Documentos relacionados

Fundamentos de Fabricação de Circuitos Integrados

Fundamentos de Fabricação de Circuitos Integrados - Tipos de encapsulamentos de CIs Prof. Acácio Luiz Siarkowski 1 Objetivos: Visão geral dos tipos de encapsulamentos de circuitos integrados e suas aplicações