TRABALHO DE LABORATÓRIO V 1. INTRODUÇÃO 2. DESCRIÇÃO DO PROBLEMA PASSAGEM DE UM NAVIO NUMA SISTEMAS DIGITAIS , MEEC

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1 TRABALHO DE LABORATÓRIO V MÁQUINA DE ESTADOS VERSÃO INTRODUÇÃO Pretende-se que os alunos compreendam e apliquem a metodologia usada na síntese e concretização de sistemas controlados por máquinas de estados. Este trabalho é considerado para avaliação de conhecimentos. No início da aula, cada grupo impreterivelmente apresentará a resposta a todas as questões referentes à preparação prévia do enunciado relativo a essa aula e ainda o esquema completo do circuito a implementar. De forma a facilitar a elaboração do laboratório, sugere-se que a preparação esteja já redigida no formato do relatório. Este enunciado diz respeito às sessões de laboratório 5 e 6. A parte 2 do enunciado deve ser preparada e simulada para a sessão 5 do laboratório, a decorrer na semana de 7 a 11 de dezembro (semana I), e a parte 3 deve ser preparada e simulada para a sessão 6 do laboratório, a decorrer na semana de 14 a 18 de dezembro (semana II). O relatório deverá ser revisto e submetido no Fénix até às 23h59m de domingo, dia 20 de dezembro de 2015 em formato ZIP e deverá incluir o relatório (em formato PDF), a descrição dos circuitos e das simulações em VHDL (extensão.vhd) usados na elaboração do trabalho. 2. DESCRIÇÃO DO PROBLEMA PASSAGEM DE UM NAVIO NUMA ECLUSA (SENTIDO ÚNICO SEMANA I) Pretende-se simular a passagem de embarcações que navegam por canais interiores, e devem vencer os desníveis da água através de um sistema de eclusas. Um sistema deste tipo pode ser visualizado em C1 C2 A eclusa é I composta por 3 zonas A, B e C e onde se admite que apenas pode B C estar um barco de cada vez (ver Figura 1). Nesta secção, vamos considerar que os barcos podem transitar apenas no sentido de A A C1 C2 para C: II III IV A C1 C1 Figura 1: Várias fases de passagem pela eclusa B B C2 C2 C C a. Na situação I, ainda não chegou nenhuma embarcação à eclusa. Esta situação corresponde a um estado de espera, onde a comporta C1 está aberta e a C2 está fechada. b. Quando um barco chega à eclusa, avança até à zona B (situação II). Neste momento é acionado um contador que conta T instantes, correspondentes ao fecho da comporta C1, ao tempo de subida do nível de água da zona B, à abertura da comporta C2 e à saída do barco da eclusa. c. Enquanto o contador está a contar, pode acontecer que 1 P á g i n a

2 surjam problemas de entupimentos nas condutas de água. Nesse caso, é acionado um sinal de alarme do exterior e o sistema deve fechar as válvulas (mantendo-se o nível de água na zona B), o que corresponde ao contador parar no instante de contagem onde está enquanto o alarme estiver ativo. Logo que o alarme desligue, o contador deve continuar a contar a partir de onde estava até ao fim. Enquanto o sistema está em situação de alarme, deve acender um led de aviso que pisca a metade da frequência de clock (sugere-se que use um FF tipo T). d. Depois do barco deixar a eclusa (quando termina a contagem de T instantes do ponto b.), e a fim de se esvaziar a zona B de forma a estar preparada para receber um novo barco em A, segue-se de novo a contagem de T instantes, que correspondem ao fecho da comporta C1, abaixamento do nível da água da zona B e à abertura de C2. Novamente deve estar contemplada a situação de alarme de entupimento descrita no ponto c. As entradas da máquina de estados são as seguintes: EA Deteta a presença de um barco à entrada da zona A (simulado por um botão de pressão). Alarm Deteta a presença de entupimento na canalização (simulado por um switch). CNT_end Indica que o contador terminou a contagem. As saídas da máquina de estados são as seguintes: T_start Ativa o contador. Led_alarm Sinal de aviso que pisca quando o alarme de entupimento está ativo. Assuma para T o valor T = K + 9, em que K corresponde ao dígito de menor peso do maior número (em base 5) de aluno do grupo. O sistema global, controlado pela máquina de estados, tem como entradas: clk - clock Reset Coloca o sistema no estado inicial, repondo o contador a zero (simulado por um switch). EA - Deteta a presença de um barco à entrada da zona A (simulado por um botão de pressão). Alarm Deteta a presença de entupimento na canalização (simulado por um switch). e as seguintes saídas: Cnt_out - Saída do contador. Led_alarm - Sinal de aviso que pisca quando o alarme de entupimento está ativo. Maq_est - Estado da máquina de estados. Perguntas relativas à secção 2: 1. Desenhe o diagrama de estados do sistema, que deve corresponder a uma máquina de Moore. Justifique. 2. Codifique cada estado e apresente a tabela de transição de estados e saídas. Justifique. Caso o entenda, pode utilizar uma codificação tipo one-hot (1 flip-flop por estado). 2 P á g i n a

3 3. Desenhe o logigrama da máquina de estados, usando o tipo de flip-flops que entender, de forma a minimizar a complexidade do circuito. 4. Desenhe o logigrama do sistema global. 5. Abra um novo projeto no Xilinx e descreva o sistema em linguagem VHDL. Execute um testbench (também em VHDL) que ilustre corretamente o funcionamento do sistema global. Apresente os diagramas temporais de simulação obtidos, focando as várias situações de interesse e comente-os. Nota: é fornecido na página da cadeira um ficheiro lab5.zip, que inclui, além dos ficheiros necessários para a implementação na placa FPGA, i) o ficheiro ctr_div16.vhd com a descrição VHDL de um contador binário, módulo 16, com carregamento paralelo e clear síncrono (ver acetatos da aula 17, pág. 10), ii) um ficheiro lab5_circuit.vhd apenas com as entradas e as saídas do módulo especificadas e iii) um ficheiro tb_lab5_circuit.vhd com a estrutura base para o testbench. Os alunos devem completar os ficheiros lab5_circuit.vhd e tb_lab5_circuit.vhd de acordo com o seu projeto e testes que pretendam efetuar. Importante: no ficheiro lab5_circuit.vhd estão definidas as variáveis de entrada e saída do circuito, que correspondem às ligações efetuadas nas placas aos switches, botões de pressão, leds e display através do ficheiro sd.vhd (já completamente definido). Não mude o nome nem a dimensão destas variáveis. Em particular a variável Maq_est está definida com 8 bits. Use apenas os bits necessários colocando os restantes de maior peso a zero (por exemplo, se usar apenas 3 bits coloque a zero os valores Maq_est(7 downto 3) e coloque o seu estado em Maq_est(2 downto 0). 6. O circuito deve ser implementado na placa Basys ou Basys2 de acordo com as instruções dadas no ponto SISTEMA DE ECLUSA COM 2 SENTIDOS (SEMANA II) Considere agora um sistema de eclusas que permita a passagem de navios nas duas direções, mantendo-se a situação anterior em que apenas um barco pode estar dentro das zonas A, B ou C da eclusa em cada instante. Pretende-se desenvolver a máquina de estados adaptada a esta nova situação, usando técnicas de microprogramação. Esta máquina de estados controla um temporizador (de forma idêntica ao explicado na secção anterior) mas que conta apenas T=5 instantes de tempo. Para isso, considere o seguinte: Ao contrário do que acontecia na situação anterior, depois de um barco passar pela comporta C2 já não é necessário esvaziar de imediato a zona B (correspondente à passagem da situação III para a situação IV da figura 1), pois pode ser que o barco seguinte venha na direção oposta. Assim, existem agora duas situações possíveis de espera: i) onde a comporta C1 está aberta e a C2 está fechada (correspondente à situação I da figura 1); e ii) onde a comporta C1 está fechada e a C2 está aberta. 3 P á g i n a

4 Para cada um dos casos anteriores, tanto pode chegar um barco na direção A para C ou de C para A, havendo assim no total 4 situações a considerar para o barco atravessar a eclusa: i) chega barco de A para C, C1 está aberta e C2 está fechada; ii) chega barco de A para C, C1 está fechada e C2 está aberta; iii) chega barco de C para A, C1 está aberta e C2 está fechada; e iv) chega barco de C para A, C1 está fechada e C2 está aberta. Considere agora que não se considera a situação de alarme de entupimento do ponto 2. da semana I. Como anteriormente, as subidas e descidas de nível (juntamente com as aberturas e fechos de comportas respetivas) são simuladas por um temporizador que conta agora T=5 instantes de tempo. As entradas da máquina de estados são as seguintes: EA Deteta a presença de um barco à entrada da zona A. EC Deteta a presença de um barco à entrada da zona C. CNT_end Indica que o contador terminou a contagem. Considere adicionalmente um sinal de Reset que inicializa os registos da máquina de estados Nota Importante: EA e EC nunca podem estar ativas simultaneamente. As saídas da máquina de estados são as seguintes: T_start Ativa o contador. O sistema global, controlado pela máquina de estados, tem como entradas: clk - clock Reset Coloca o sistema no estado inicial, repondo o contador a zero. EA - Deteta a presença de um barco à entrada da zona A. EA - Deteta a presença de um barco à entrada da zona C. e as seguintes saídas: Cnt_out - Saída do contador. Maq_est - Estado da máquina de estados. Perguntas relativas à secção 3: 1. Apresente o fluxograma da máquina de estados. Justifique. 2. Codifique cada estado e apresente a tabela de transição de estados e saídas. Justifique. 3. Desenhe o logigrama da máquina de estados microprogramada, e descreva o seu funcionamento. 4. Abra um novo projeto no Xilinx e descreva o circuito em linguagem VHDL. Para a descrição da máquina de estados microprogramada é necessário usar uma ROM, cuja descrição em VHDL é fornecida no ficheiro lab6.zip (que inclui também outros ficheiros de interesse, à semelhança com o que aconteceu na semana I), disponível na página da cadeira. A secção 5 explica como usar a ROM. 4 P á g i n a

5 5. Execute um testbench (também em VHDL) que ilustre corretamente o funcionamento da máquina de estados. Apresente os diagramas temporais de simulação obtidos, e comente-os. Notas importantes para a segunda semana de laboratório: Nesta segunda semana será realizado um teste prático de avaliação dos grupos; Cada grupo deve levar a preparação referente às perguntas anteriores perfeitamente executada, compreendida e simulada; Para a realização do teste prático, será dado a cada grupo um novo fluxograma (ou diagrama de estados), diferente daquele que prepararam em casa; Cada grupo terá de adaptar, durante a aula, a máquina de estados que trouxeram de casa à estrutura microprogramada necessária para implementar este novo fluxograma, modificando o código VHDL e testando-o de forma a confirmar com o docente o bom funcionamento do mesmo. Nesta (segunda) sessão não é necessário gerar o código para implementação na placa FPGA. 5 P á g i n a

6 4. IMPLEMENTAÇÃO DO CIRCUITO PROJETADO Para implementar o circuito projetado nas secções anteriores na placa de prototipagem, foi disponibilizado um conjunto de ficheiros (colocados dentro da pasta lab5.zip fornecida na página da cadeira): Nome do ficheiro sd.vhd Basys.ucf ou Basys2.ucf clkdiv.vhd disp7.vhd debouncer.vhd Descrição Esquema principal. Ficheiro de configuração das portas use o ficheiro correspondente à placa que tem na bancada, Basys (laboratório LSD3) ou Basys2 (Laboratório LSD1). Divisor de Frequência - especificação. Bloco de controlo do display de 7 segmentos - especificação. Elimina a flutuação nos botões de pressão. Não modifique o nome destes ficheiros. A. Adicione ao projeto os ficheiros sd.vhd, Basys.ucf ou Basys2.ucf, clkdiv.vhd, debouncer.vhd e disp7.vhd com Project AddSource. B. Verifique as ligações do circuito projetado com o esquema sd.vhd disponibilizado: O sinal EA deve estar ligado ao botão de pressão btn0. O sinal Reset deve estar ligado ao switch SW7. O sinal Alarm deve estar ligado ao switch SW0. O sinal clk liga-se ao sinal de relógio slow_clock, o qual tem uma frequência de 0,8 Hz. O sinal Cnt_out(3:0) está ligado ao dígito DISP1 do display de 7 segmentos. O sinal Maq_est(7:0) está ligado aos dígitos DISP4 e DISP3 do display de 7 segmento e os 6 bits de menor peso desta variável estão ligados aos leds LED5 a LED0, que são mais fáceis de ler no caso de ser usada a codificação one-hot (1 FF por estado). A escrita nos dígitos DISP4, DISP3 e DISP1 do display de 7 segmentos é ativada através da colocação das entradas aceso4=1, aceso3=1, aceso2=0 e aceso1=1. O sinal Led_alarm deve estar ligado ao led LED7. C. Implemente o circuito na placa de desenvolvimento. Para tal, siga as instruções presentes no Guia de Implementação de Circuitos na Placa de Desenvolvimento. Note que o interruptor da placa deve estar na posição ON (apenas para a placa Baysis2 na placa Baysis o interruptor deve estar no modo USB). D. Verifique o funcionamento do circuito. Mostre-o ao docente. Comente. 6 P á g i n a

7 5. UTILIZAÇÃO DE MEMÓRIAS EM VHDL Para a realização deste trabalho de laboratório será necessário a utilização de memórias RAM e/ou ROM. Para simplificar o trabalho, é fornecido o seguinte ficheiro de memória exemplo: o Memória ROM (ficheiro rom_memory.vhd) Esta memória (fornecida a título de exemplo deverá ser modificada pelos alunos) disponibiliza um modo de leitura assíncrona (sem acesso de escrita), sendo endereçada com um sinal address de 3 bits e possui palavras de 16 bits. Assim, a memória corresponde a uma tabela com 2 3 =8 linhas, cada linha com 16 bits. Para alterar esta memória deverá: i. Alterar as linhas e 24-25, de forma a indicar: O número de bits de endereço da entidade de memória: LINHA 17: address : in STD_LOGIC_VECTOR(2 downto 0); O tamanho da palavra de dados da entidade de memória: LINHA 18: data : out STD_LOGIC_VECTOR(15 downto 0); O número de entradas da memória (0 to 2 número de bits do campo address -1): LINHA 24: type ram_type is array (0 to 7) of std_logic_vector(15 downto 0); O tamanho da palavra de dados da memória (16 bits): LINHA 25: std_logic_vector(15 downto 0); Preencher as linhas 28 a 31, adicionando mais linhas se necessário, de forma a indicar o conteúdo da memória. O formato do ficheiro é: <posição> => <dados>, onde <posição> é um número (em decimal) que indica a posição de memória e <dados> é um numero (em binário), representado entre aspas, que indica o conteúdo da posição de memória. ii. Verificar se o ficheiro, após as alterações, contém algum erro de sintaxe (corrigindo se necessário). 7 P á g i n a

8 ANEXO A ESTRUTURA DO RELATÓRIO SISTEMAS DIGITAIS O relatório deverá ser revisto e submetido no Fénix até às 23h59m de domingo, dia 20 de dezembro de 2015 em formato ZIP e deverá incluir o relatório (em formato PDF), a descrição dos circuitos e das simulações em VHDL (extensão.vhd) usados na elaboração do trabalho. O relatório deverá usar o seguinte conjunto de regras: Páginas: e. Máximo de 10 páginas A4, incluindo uma página de capa com a indicação do turno de laboratório, do nome do docente responsável pelo turno, e do nome e número dos elementos do grupo. f. Páginas numeradas, preferencialmente com cabeçalho, e margens não inferiores a 2cm. g. Letra da família sans-serif (Arial, Verdana, Helvetica, Tahoma, Cambria, Calibri ou Trebuchet MS). Não deverão ser usadas fontes das famílias cursive ou fantasy, excepto para representar símbolos. h. Pode, se desejar, usar uma fonte da família monospace (ex.: Courier) para indicar sinais físicos. i. Tamanho da letra de fácil leitura e nunca inferior a 10pt. Figuras e tabelas: j. As figuras (p. ex.: esquemas) poderão ser feitos num programa de edição de imagens (p. ex.: MS Visio, Omnigraffle, Inkscape,...) ou manuscritas, digitalizadas (com scan ou máquina fotográfica/telemóvel) e inseridas nos espaços correspondentes do relatório. No entanto as figuras deverão estar em estado apresentável (limpas, sem rabiscos ou rascunhos, facilmente percetíveis e com tamanho de letra não inferior à do relatório). k. As figuras deverão ser necessariamente enumeradas, acompanhadas de legenda e ser referenciadas no texto. Submissão do ficheiro no Fénix: l. O relatório deverá ser submetido em formato PDF, usando o conversor do editor de documentos (p. ex. do MS Word) ou através de uma impressora de PDF (p. ex.: PDF995). m. Cabe aos alunos confirmar que o ficheiro foi corretamente submetido no sistema fénix, devendo para isso fazer download do ficheiro submetido e abrir com o Adobe Acrobat Reader. n. A submissão deverá ser feita até às 23h59m de Domingo, dia 20 de Dezembro de 2015, no link correspondente à entrega regular. o. Caso pretendam, os alunos poderão entregar uma nova versão depois do prazo indicado, usando o link correspondente à entrega fora de prazo. Nesse caso sofrerão uma penalização de 2 valores por cada dia de atraso. p. Caso sejam submetidos múltiplos ficheiros, apenas será tomado em consideração o último ficheiro submetido. 8 P á g i n a

9 O não cumprimento das regras será penalizado na nota final do laboratório (ex: penalização de 2 valores por página adicional). O relatório deverá ainda ter a seguinte estrutura: 1. INTRODUÇÃO Breve introdução aos objetivos do trabalho realizado. 2. PROJETO DO CIRCUITO Resposta a todas as questões relativas ao projeto e implementação da máquina de estados da parte 2, incluindo o diagrama de estados, a tabela de transição de estados, e o diagrama lógico do circuito assim como o diagrama lógico referente ao sistema global. Resposta a todas as questões relativas ao projeto e implementação da máquina de estados microprogramada da parte 3, incluindo o fluxograma, a tabela de transição de estados, e o diagrama lógico do circuito assim como o diagrama lógico referente ao sistema global. Nota: Os diagramas lógicos deverão ser anotados com o nome dos sinais usados na descrição dos mesmos em VHDL. 3. FUNCIONAMENTO DO CIRCUITO Descrição das simulações efetuadas para comprovar o funcionamento dos circuitos da parte 2 e 3 incluindo o recorte do resultado da simulação no Xilinx ISE. Enumere e apresente uma legenda para todas as simulações apresentadas. Inclua ainda uma secção relativa ao teste e funcionamento na placa de desenvolvimento (apenas o circuito da parte 2 é testado na placa). 4. CONCLUSÕES Comentário acerca do trabalho realizado e dos resultados obtidos experimentalmente. Adicionalmente está disponível na página da disciplina um template de relatório, o qual inclui ainda algumas notas não relevantes para a avaliação. Recomenda-se que os alunos se baseiem nesse documento, realizando uma análise crítica de forma a eliminarem e/ou acrescentarem informação que achem necessária para o desenvolvimento do trabalho. De notar que a cópia do texto e respetivas justificações presentes no template de relatório corresponde a uma nota de zero valores. Será igualmente dada uma nota de zero valores a grupos com o mesmo trabalho (ex: relatórios iguais). 9 P á g i n a