Projecto de Sistemas Digitais 2006/2007

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1 Projecto de Sistemas Digitais 2006/2007 Trabalho 2 Especificação final (V1.0, 20-Out-2006) 1 Introdução Pretende-se neste trabalho construir e implementar um sistema básico para inserção de imagens estáticas (256x128 pixel) sobre um sinal de vídeo em formato VGA (640x480 pixels, 24 bits/pixel). O sistema a desenvolver neste trabalho será posteriormente usado no projecto final da disciplina, onde será construída uma cadeia básica para processamento de vídeo, tendo por entrada uma câmara digital e produzindo saída para um monitor VGA. A imagem a inserir será lida de um bloco de memória RAM que poderá ser carregado a partir de um computador pessoal através de uma ligação série RS232, usando a interface desenvolvida no primeiro trabalho. 2 Projecto base O trabalho será desenvolvido sobre um projecto a fornecer constituído por um conjunto de ficheiros fonte Verilog e outros ficheiros para as ferramentas de projecto ISE da Xilinx). A figura 1 mostra um diagrama de blocos que ilustra a estrutura do projecto dado, identificando os vários blocos que são fornecidos. Neste diagrama de blocos apenas se mostram os sinais mais importantes que interligam os vários módulos. Todo o circuito é síncrono com o sinal global de relógio clock25mhz e todos tem por entrada de inicialização assíncrona o sinal global reset. O bloco sombreado (simpleinsert) contém uma implementação muito simples que permite inserir uma imagem com 256x128 pixel com um padrão xadrez sobre a imagem e que deverá ser substituído pelo projecto a realizar pelo aluno. A posição desta imagem no ecran é determinada pelas entradas Xcur e Ycur, correntemente ligadas aos portos aout e bout da interface unisepa. A escrita e leitura dos portos de entrada e saída desta interface pode ser realizada com o programa iointerface.exe disponível na pasta c:\psd2006 do PC da bancada do laboratório. Figura 1 Diagrama de blocos do sistema a desenvolver FEUP-DEEC - PSD 2006/2007 1

2 O projecto inclui uma interface com os 4 mostradores de 7 segmentos. No projecto dado, a entrada desta interface está ligada ao porto aout da interface unisepa (semelhante ao que foi desenvolvido no trabalho 1). 2.1 Geração da imagem de vídeo O sistema dado produz um conjunto de imagens de vídeo padrão (módulo videogen), definidas pelos valores colocados nas entradas image e color. A imagem gerada por este módulo é armazenada num conjunto de 3 memórias FIFO externas à FPGA (os 3 canais RGB) que são lidas por outro processo, sincronamente com os sinais de sincronismo horizontal e vertical do sinal VGA. Os dados RGB lidos das 3 memórias FIFO são encaminhados para um DAC triplo para produzir o sinal de vídeo analógico que é apresentado num monitor. hsync vsync FPGA (X3S200) rout gout bout FIFO (R) FIFO (G) FIFO (B) VDAC ADV7125 VGA (RGB analógico) wrrst wren rdrst rden Figura 2 Sistema para geração dos sinais VGA O acesso às memórias FIFO é sequencial e por isso estas memórias não têm barramentos de endereços. A escrita nas memórias FIFO é síncrona com o sinal de relógio (ocorre no flanco descendente do relógio clock25mhz) e comandada pelos dois sinais wrenb e wrrstb. Quando wrrstb é activado, o gerador de endereços interno da FIFO é colocado em zero, apontando para a primeira posição da memória. Quando ocorre uma transição ascendente do sinal de relógio e wrenb está activo (com zero), é carregado o valor presente no barramento de dados e é incrementado o endereço. O bloco videogen comanda os sinais de controlo da FIFO, wrenb e wrrstb para gravar ciclicamente os 640x480= bytes que constituem uma frame. A saída desse bloco é síncrona com o sinal de relógio e formada pelos sinais seguintes: xpelout : coordenada X do pixel corrente (10 bits, entre 0 e 639) ypelout: coordenada Y do pixel corrente (9 bits, entre 0 e 479) Rout, Gout, Bout: cor do pixel corrente no formato RGB (8 bits por pixel) wrenb: activação da escrita na FIFO do pixel corrente, activo baixo wrrstb: iniciação da escrita na FIFO de uma nova frame, activo baixo A entrada start inicia o processo de escrita na FIFO; uma vez iniciado, se start for desactivado o processo de escrita só termina quando se atingir o final da frame corrente. O diagrama temporal da figura 3 mostra a sequência que é gerada nos sinais wrenb e wrrstb após a activação do sinal start. FEUP-DEEC - PSD 2006/2007 2

3 Figura 3 Sinais de controlo produzidos pelo módulo gerador de imagem padrão. Este bloco possui ainda uma entrada waitw que permite inserir ciclos de espera no processo de escrita: quando waitw é activado, passado 3 ciclos de relógio é suspenso o processo de escrita na FIFO. Esta função pode ser usada para interromper temporariamente o carregamento da FIFO. Os diagramas temporais das figuras 4 e 5 ilustram a activação/desactivação da entrada waitw. Figura 4 Inserção de wait states: início da suspensão do processo de escrita com a activação de waitw. Figura 5 Inserção de wait states: fim da suspensão do processo de escrita com a desactivação de waitw. FEUP-DEEC - PSD 2006/2007 3

4 3 Projecto a desenvolver O trabalho a realizar consiste em alterar o projecto dado por forma a substituir o módulo simpleinsert por outro a desenvolver pelo aluno e que permita inserir, na imagem de teste gerada pelo bloco videogen, uma imagem previamente armazenada numa memória interna à FPGA. Essa memória tem 4 KBytes (1K x 32 bits), que poderá ser carregada remotamente através da interface unisepa desenvolvido no trabalho anterior. Essa imagem terá uma dimensão fixa de 256x128 pixel, codificada com apenas um bit por pixel (figura 6). A forma (ou formas) como cada bit é sobreposto à imagem principal fica ao critério de cada um. Como sugestões, pode-se simplesmente substituir a cor do pixel da imagem fonte por uma cor fixa (por exemplo branco) ou então produzir a cor do pixel de saída como uma função lógica ou aritmética da cor do pixel da imagem origem. pixel (639,0) imagem a sobrepor (32bit x 1K) imagem VGA (640x480) pixel (0,479) pixel (639,479) 32 pixel = 32 bits... pixel (639,0)... pixel (0,479) pixel (639,479) pixel (255,128) imagem sobreposta Figura 6 Formato da imagem VGA e organização da memória com a imagem a sobrepor A imagem a sobrepor será disponibilizada por um bloco a fornecer, imageoverlay (imageoverlay.v). Este módulo tem como interface um barramento de saída de 32 bits (ovlout) em que é colocado um segmento de uma linha de imagem com 32 pixels, um sinal de pedido de leitura de uma nova palavra neste barramento (nextw) e um sinal de re-início do processo de leitura (rstovl). Quando rstovl é activado é colocada no barramento de dados a primeira palavra de 32 bits da imagem a sobrepor (representando os primeiros 32 pixels do lado esquerdo da linha superior de imagem). Quando nextw é activado é colocada a próxima palavra de 32 bits. Esta interface é síncrono com o sinal de relógio e o dado pedido é sempre colocado na transição positiva de relógio a seguir àquela em que é visto como activo o sinal de controlo respectivo. O módulo imageoverlay-sim.v contém um modelo apenas para simulação deste bloco e que poderá ser utilizado para a construção do testbench. A imagem gerada por este módulo é lida do ficheiro imageovl.txt (descubra qual é a imagem que contém!). O diagrama da figura 7 FEUP-DEEC - PSD 2006/2007 4

5 mostra o modo de operação do módulo imageoverlay. Note que o módulo imageoverlay.v fornecido agora serve apenas para simulação; posteriormente será disponibilizado um módulo sintetizável integrado no projecto do ISE com capacidade de carregamento da memória de overlay mas que terá este mesmo interface. Figura 7 Diagrama temporal dos sinais de interface com o módulo imageoverlay.v FEUP-DEEC - PSD 2006/2007 5