1. INTRODUÇÃO 2. ANÁLISE DE UM CIRCUITO DE PROCESSAMENTO DE DADOS SISTEMAS DIGITAIS , MEEC

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1 TRABALHO DE LABORATÓRIO IV CIRCUITO DE PROCESSAMENTO DE DADOS VERSÃO 3. INTRODUÇÃO Pretende- se com este trabalho que os alunos analisem e projetem um circuito de processamento de dados constituído por elementos básicos de memória (registos) e módulos combinatórios. No início da aula, cada grupo deverá impreterivelmente mostrar ao docente o projeto dos circuitos especificados nassecções2 e 3, assim como as simulações realizadas para garantir o correto funcionamento do mesmo. Deverá realizar todo o trabalho em casa, usando a aula de laboratório apenas para testar o circuito na placa de prototipagem (secção 4). O trabalho deverá ser submetido no Fénix até às 23h59m de Sexta- Feira, dia 27 de Novembro em formato ZIP e deverá incluir o relatório (em formato PDF), a descrição dos circuitos e das simulações em VHDL (extensão.vhd) usados na elaboração do trabalho. Na secção 5 é explicada a estrutura que o relatório deverá adotar. 2. ANÁLISE DE UM CIRCUITO DE PROCESSAMENTO DE DADOS Para realizar o ajuste da inclinação de um painel solar fotovoltaico, o fabricante incorporou um circuito de computação capaz de realizar um conjunto de operações aritméticas e lógicas básicas sobre as amostras recebidas de um sensor de luz. Para conferir alguma flexibilidade na escolha do algoritmo de ajuste, o circuito de computação foi implementado de modo a conferir ao projetista a possibilidade de especificar a sequência de comandos que deverão ser realizados, com vista a implementação da operação aritmética/lógica pretendida. Assim, o circuito de computação consiste num sistema de controlo que lê dados provenientes do sensor de luz, processa- os e atua sobre o motor de inclinação de forma a otimizar a absorção de energia fornecida ao painel pela luz solar. 2. Estrutura geral do Circuito de Processamento de dados O controlo da inclinação do painel fotovoltaico é feito através de uma sequência de instruções que vão ser efetuadas através do circuito de processamento de dados (ou circuito de computação), cujos diagramas simplificado (componente) ou detalhado são apresentados nas figuras e 2 respetivamente. 4 CIRCUITO DE COMPUTAÇÃO Sensor(3:0) Sens_Out(7:0) CLK Insert Inst_Out(3:0) Init 4 Fig.. Circuito sequencial (componente) P ágina

2 O circuito de computação dispõe de 4 entradas e 2 saídas, e é composto (ver Figura 2) por dois registos, um contador, um controlador, uma ALU e lógica adicional com as seguintes funções: Registos (R0 e TR): guardar os valores de entrada do sensor de luz e saída do motor de inclinação (registo R0), e sinais intermédios de cálculo (registos R0 e TR); Contador (CNTR): gera a sequência de números das instruções a efetuar; Controlador (CDOR): recebe o número de instrução do contador e determina os sinais de controlo dos outros componentes, sinais esses que vão permitir executar a instrução correspondente e/ou ler valores ou guardá- los nos registos adequados; ALU: executa a parte lógica e aritmética da instrução a efetuar correspondente ao número indicado pelo contador. Muito importante: tenha em atenção que o sinal que entra no MUX (antes do registo R0) tem bits (em complemento para 2) e corresponde à extensão do sinal de 4 bits (em complemento para 2) que provém do sensor de luz (entrada SENSOR do circuito). Este circuito tem 4 entradas (INIT, INSERT, SENSOR e CLK) e 2 saídas (INST_OUT e SENS_OUT) com as seguintes funções: INIT ( bit): inicializa o contador; INSERT ( bit): permite que seja lido o valor do sensor de luz e guardado no registo R0; SENSOR (4 bits em complemento para 2): valor do sensor de luz, que é guardado em R0 quando INSERT está a ; CLK ( bit): Sinal de relógio para os componentes de memória; INST_OUT (4 bits sem sinal): indica o número de instrução que está a ser executado; SENS_OUT ( bits): Resultado da operação, guardado em R0 para ser enviado ao motor de inclinação do painel. ALU_dout INIT INSERT SENSOR 4 SIGN EXT sensor_ext 0 MUX 2: R0_din CLK REGISTER 0 (R0) din(7:0) dout(7:0) clk CLK TMP_REG (TR) din(7:0) dout(7:0) clk rw (R/W) R0_dout TR_dout ALU Y(7:0) Dout(7:0) X(7:0) op(:0) CNTR_ct5 rw (R/W) R0_rw SENS_OUT 2 CDOR_op CTR DIV6 (CNTR) CNTR_rst rst_l CNTR_m m [Load] ct5 m2 [Count] CDOR_rw_r0 RW_R0 CONTROLADOR (CDOR) CDOR_rw_tr RW_TR I 0 I I 2 I 3 OP OP 0 en (CNTR_en) CLK clk CNTR_din(3:0) D [] [2] [4] [] CNTR_dout(0) CNTR_dout() CNTR_dout(2) CNTR_dout(3) 4 INST_OUT Figura 2 Circuito de computação. O circuito de computação tem como função inicial de efetuar as seguintes operações: Ler o valor no sensor de luz (SENSOR) Multiplicar esse valor por 3 Colocar o resultado no registo R0, de forma a estar acessível na saída SENS_OUT 2 P ágina

3 A implementação do circuito completo está disponível na página da disciplina (lab4.zip). Comece por abrir o projeto no Xilinx ISE (File Open Project), selecione o ficheiro Lab4.ise e clique em Open. O conteúdo do projeto está especificado na tabela seguinte. Componente Implementação Test Bench Circuito Completo lab4_circuit.vhd tb_lab4_circuit.vhd 9 Registos (R0/TR) register_bits.vhd tb_register_bits.vhd 9 ALU alu.vhd tb_alu.vhd 9 Somador somador_bits.vhd tb_somador_bits.vhd 9 Full Adder full_adder.vhd tb_full_adder.vhd 9 Contador (CNTR) ctr_div6.vhd tb_ctr_div6.vhd 9 Componente CTR_FF ctr_ff.vhd tb_ctr_ff.vhd 9 Controlador (CDOR) controlador.vhd tb_controlador.vhd A implementação da cada componente pode ser vista clicando duas vezes no nome da respetiva instância desse componente no painel, indicando Sources for: Implementation, enquanto os conteúdos dos testbenches podem ser consultados através da opção Sources for: Behavioral Simulation. 2.2 Registos Tal como indicado na Figura 3, cada registo é caracterizado por uma entrada de bits, din(7:0), e por uma saída de - bits, dout(7:0). A escrita é controlada pela entrada RW (bit): RW= permite a escrita (e leitura) no registo, enquanto RW=0 permite apenas a leitura do registo. REGISTER din(7:0) dout(7:0) clk rw (R/W) Tabela Sinal do controlo RW RW Operação Antes do flanco Após o flanco din(7:0) dout(7:0) dout(7:0) 0 Leitura A(7:0) Q(7:0) Q(7:0) Escrita A(7:0) Q(7:0) A(7:0) Figura 3 Registo bits. 2.3 ALU (Unidade Aritmética e Lógica) A Unidade Aritmética e Lógica (ALU) é implementada de forma genérica, i.e., permite operações básicas sobre os operandos fornecidos nas suas entradas X e Y (ambos de - bits). A sua estrutura está representada na Figura 4 (à esquerda tem- se o esquema do componente, com as respetivas entradas e saídas; à direita apresenta- se o esquema interno). 3 P ágina

4 2 ALU Y(7:0) Dout(7:0) X(7:0) OP(:0) Y OP 0,OP 0,,OP 0 op0_tmp X q_tmp??? 0 Cin P S Q Cout arit_out logic_out 0 MUX 2: DOut OP Figura 4 Unidade aritmética e lógica (ALU). A operação da ALU é controlada com um sinal de entrada de 2 bits, i.e., o sinal OP(:0). Tal como indicado na Tabela 2, cada combinação deste sinal permite realizar uma operação diferente. Tabela 2 Operações implementadas pela ALU fornecida. OP(:0) ALU Operação Descrição 00 X Transferência 0 X+Y Soma (ADD) 0 NAND(X,Y) NAND X<< Shift Left Aritmético (SLA) Dentro da ALU (ver Figura 4), a operação de transferência e a(s) operação(ões) aritmética(s) são implementadas com recurso a um somador, cuja saída (arit_out) está ligada à entrada 0 do multiplexer 2:. O resultado das operações lógicas é ligado à segunda entrada do mesmo multiplexer, i.e., logic_out. Assim, apesar de em cada instante serem realizadas (em paralelo) uma operação aritmética e uma operação lógica, o resultado desejado é escolhido através do bit mais significativo do sinal OP, i.e., OP(). Note- se que o operando X e Y da ALU recebem, respetivamente, as saídas dos registos R0 e TR e a operação de transferência (OP=00) serve para transferir dados do registo R0 para o registo TR. Pergunta : QUESTÕES Apresente a logigrama da parte da ALU que realiza as operações lógicas, tendo por base a descrição VHDL fornecida em alu.vhd (incluindo todos os sinais externos e internos, portas lógicas, componentes e largura em bits de cada ligação). Verifique o funcionamento da ALU através de uma simulação. Utilize o testbench especificado no ficheiro tb_alu.vhd para o efeito. 2.4 Contador rst_l CTR DIV6 m [Load] m2 [Count] en clk ct5 cnt_data(0) cnt_data() cnt_data(2) cnt_data(3) CTR_FF0 CTR_FF CTR_FF2 cnt_in cnt_in cnt_in q_tmp(0) q_tmp() a CTR_FF3 cnt_in d 0 d_in q_out q 0 d d_in q_out q d 2 d_in q_out q 2 d 3 d_in q_out q 3 q_tmp(2) a2 q_tmp(3) ct5 d_in(0) d_in() d_in(2) d_in(3) D [] [2] [4] [] q_out(0) q_out() q_out(2) q_out(3) clk clk clk clk clk clk clk rst_l m en rst_l cnt/ld en rst_l cnt/ld en rst_l cnt/ld en clk rst_l cnt/ld en Figura 5 Contador CTR DIV6 e estrutura interna. 4 P ágina

5 O circuito interno do contador CNTR está representado na Figura 5 e a sua descrição VHDL é fornecida no ficheiro cntr_div6.vhd. Cada componente do tipo CTR_FF tem 6 entradas de bit (i.e., cnt_in, d_in, cnt_ld, rst_l, en e clk) e apenas uma saída de bit (q_out). A descrição detalhada do componente CTR_FF é fornecida no ficheiro ctr_ff.vhd. QUESTÕES Pergunta 2: Apresente a logigrama do circuito CTR_FF, tendo por base a descrição em VHDL fornecida em ctr_ff.vhd (incluindo todos os sinais externos e internos, portas lógicas, componentes e largura em bits de cada ligação). Explique sucintamente qual é a função dos componentes dentro do CTR_FF. Note- se que sendo o contador de 4 bits, permite ao circuito de computação executar até 6 instruções. 2.5 Controlador Como se pode ver na figura 2, o controlador (CDOR) recebe como entrada a linha de instrução proveniente do contador (CNTR_dout(3:0)) e devolve os sinais de controlo correspondentes aos vários componentes do circuito de computação, nomeadamente os sinais RW dos registos R0 e TR (sinais CDOR_rw_r0 e CDOR_rw_tr) e a instrução a executar pela ALU através do sinal OP(:0). A estrutura do controlador vai depender da sequência de instruções pretendida. No caso presente, pretende- se que seja lida a entrada em SENSOR, esse valor deve ser multiplicado por 3 e o resultado deve ser colocado no registo R0, para estar acessível na saída SENS_OUT. A operação de multiplicação por 3 é efetuada na ALU e guardada nos registos adequados pela sequência de instruções da tabela 3, Tabela 3 Instruções requeridas para implementar a função 3S. Instrução ALU Operação Descrição Resultado Parcial I X (SLA) TR R0 TR 2S I2 X + Y (ADD) R0 R0 + TR R0 S + 2S = 3S ou seja, é efetuado primeiro um shift left (multiplicação por 2) seguido de soma com o valor original (na tabela, a variável S representa o resultado da operação desejada, i.e., a saída Dout(7:0) da ALU). Assim, os sinais de saída do controlador devem ser, em cada uma das instruções: Instrução I: CDOR_rw_r0 = 0 (não se vai escrever no registo R0 que mantém o valor S); CDOR_rw_tr = (o resultado parcial vai ser escrito no registo TR); OP(:0) = (a ALU vai fazer uma operação de Shift Left). Instrução I2: CDOR_rw_r0 = (o resultado vai ser escrito em R0); CDOR_rw_tr = 0 (o resultado parcial não precisa de ser escrito em TR); OP(:0) = 0 (a ALU vai fazer uma soma entre TR (2S) e R0 (S)). Como o contador devolve ao controlador 6 instruções e só as duas primeiras vão ser usadas, nas restantes 4 o valor de OP pode ser qualquer desde que esteja garantido que os sinais CDOR_rw_r0 e CDOR_rw_tr estejam a 0 (ou seja, o que quer que seja que é calculado na ALU não vai ser escrito em nenhum dos registos). Desta forma, a tabela 4 descreve a sequência de controlo do circuito (X indica don t care e NOP significa No Operation a instrução não tem impacto no resultado): 5 P ágina

6 Tabela 4 Tabela do controlo. I(3:0) RW_R0 RW_TR OP() OP(0) ALU Operação Descrição Resultado Parcial X<< (SLA) I: TR <- R0<< TR<- 2S X+Y (ADD) I2: R0 <- R0+TR R0<- S+2S=3S X X - NOP X X - NOP X X - NOP X X - NOP X X - NOP X X - NOP X X - NOP X X - NOP X X - NOP X X - NOP X X - NOP X X - NOP X X - NOP 0 0 X X - NOP Tendo em conta a tabela 4, a estrutura do controlador é apresentada na figura 6: I 0 I I 2 I 3 CONTROLADOR 4 RW_R0 I(3:0) RW_TR OP(:0) 2 RW_R0 RW_TR OP Figura 6 Controlador (CDOR). De notar que tendo em conta que nos casos em que a instrução a realizar é NOP não interessa qual a instrução executada pela ALU, foi escolhida uma instrução que visa a simplificar a estrutura do controlador. OP 0 QUESTÕES Pergunta 3: Pergunta 4: Preencha o diagrama temporal na página seguinte de acordo com a análise teórica e a tabela de controlo acima fornecida. Considere que os elementos de memória (i.e., registos e contador) têm o tempo de propagação de 20ns, enquanto todos os outros componentes (i.e., ALU, controlador, multiplexers e portas lógicas) têm o tempo de propagação de 0ns. Assuma também que o período do relógio é de 60ns. Faça a simulação completa do circuito da Figura 2 (o testbench é fornecido no ficheiro tb_lab4_circuito.vhd) e compare o resultado esperado (apresentado no diagrama temporal) com o resultado obtido através da simulação no XILINX ISE. Apresente a simulação no relatório, incluindo todos os sinais (na mesma ordem apresentada no diagrama temporal) e comente o resultado. Explique sucintamente a forma da onda dos sinais ALU_dout e dos todos os sinais de controlo (i.e., as saídas do controlador). 6 P ágina

7 60ns 20ns 0ns 240ns 300ns 960ns 020ns CLK CLK INIT INIT INSERT INSERT SENSOR(3:0) h hb h7 SENSOR(3:0) h4 sensor_ext(7:0) h0 h04 cntr_en cntr_en INSTRUÇÃO NOP NOP h00 h00 he2 hf h00 hf6 b b h00 he2 ALU CDOR TR CDOR REGISTO R0 CDOR CONTADOR (CNT) sensor_ext(7:0) 0 CLOCKS DEPOIS CONTADOR (CNT) cntr_rst cntr_m cntr_dout(3:0) INST_OUT d5 d00 d0 d02 d03 d04 d4 d5 cntr_rst cntr_m dout(3:0) INST_OUT cntr_ct5 cntr_ct5 INSTRUÇÃO ALU CDOR TR CDOR REGISTO R0 CDOR cdor_rw_r0 cdor_rw_r0 R0_rw R0_din(7:0) R0_dout(7:0) SENS_OUT R0_rw R0_din(7:0) R0_do(7:0) SENS_OUT cdor_rw_tr cdor_rw_tr TR_dout(7:0) TRdout(7:0) cdor_op(:0) cdr_op(:0) alu_dout(7:0) aludout(7:0) 7 P ágina

8 3. PROJETO DE UM CIRCUITO CONTROLADOR (SÍNTESE) QUESTÕES :: CONTADOR Pergunta 5: Pergunta 6: Antes de iniciar a execução das diversas instruções, bem como a ativação de qualquer outro sinal do circuito, é necessário pulsar o sinal INIT, variando o seu valor entre 0 0. Justifique a necessidade deste procedimento, explicando o seu efeito nos diferentes componentes do circuito. Sem fazer qualquer modificação ao código VHDL fornecido, explique (no relatório) como se pode modificar o contador CNTR de modo a começar a contagem de valor N0 e a parar a mesma quando chega a N, onde: N0=K0+ (K0 é o digito menos significativo (em base 4) do numero de aluno de menor valor) e N=K+6 (K é o digito menos significativo (em base 4) do numero de aluno de maior valor). QUESTÕES :: ALU Modifique o funcionamento da unidade aritmética e lógica (ALU) de modo a poder executar o conjunto das operações indicado na tabela em baixo. Apresente todos os passos de projeto do circuito e o logigrama da ALU obtida (semelhante ao que está apresentado na Figura 4). Pergunta 7: Pergunta : OP(2:0) ALU Operação Descrição 000 X Transferência 00 X+Y Soma (ADD) 00 X+ Incremento (INC) 0 X- Y Subtração (SUB) 00 NAND(X,Y) NAND 0 NOR(X,Y) NOR 0 X<< Shift Left Aritmético (SLA) X>> Shift Right Aritmético (SRA) Nota: é preciso aumentar o número dos bits do sinal OP. Contudo, não deve modificar o funcionamento interno do somador de - bits. Descreva a ALU projetada em VHDL, alterando para esse propósito o ficheiro fornecido (i.e., alu.vhd). Adapte o testbench (i.e., tb_alu.vhd) e simule o funcionamento completo da ALU modificada (i.e., para todas as operações). Utilize o valor N0 para a entrada X e o valor N para a entrada Y. Nota: atualize o sinal op no testbench de acordo com a sua nova largura em bits. É também preciso estender os valores de K0 e K para números de - bits com sinal. Sugestão: copie a arquitetura da ALU original para o final do ficheiro e comente (ALT- C). Deste modo é mais fácil consultar a especificação antes das modificações. P ágina

9 QUESTÕES :: CIRCUITO COMPLETO Para se poder utilizar um algoritmo de ajuste da inclinação do painel solar mais sofisticado, é necessário modificar a função realizada pelo circuito de computação. Para esse efeito, pretende- se que o circuito passe a realizar a operação R0 S 2 / (em vez der0 3S), onde o valor de p corresponde a K0+. Preencha a tabela em baixo, indicando como se pode realizar esta operação com o circuito fornecido. Utilize a Tabela 3 como modelo de preenchimento. Pergunta 9: Instrução ALU Operação Descrição Resultado Parcial I I2... Notas: Para responder a esta pergunta é necessário considerar apenas o funcionamento dos registos (R0 e TR) e a ALU (nova), ignorando o contador e controlador. Considere, adicionalmente, que o valor do sensor (S) já está inserido no registo R0. Não é necessário efetuar qualquer modificação em VHDL. O cálculo de 2 / é realizado através de p multiplicações sucessivas, i.e., R0 S 2 2 Na Tabela em baixo indique os valores dos sinais de controlo, de forma a implementar o funcionamento descrito: RW_R0 RW_TR OP(2) OP() OP(0) Preencha a tabela de controlo (em baixo) de modo a realizar as seguintes duas operações (considere que os valores já se encontram nos registos R0 e TR): Operação RW_R0 RW_TR OP(2) OP() OP(0) ALU Operação OP OP2 Pergunta 0: Dependendo do seu horário de laboratório, as operações a realizar são as seguintes: Turno Operação Operação 2 Segunda TR R0 + R0 NOR(R0, TR) Quinta R0 R0 TR TR R0 Quarta TR R0 R0 NAND(R0, TR) Sexta TR R0 + TR R0 R0 9 P ágina

10 QUESTÕES :: IMPLEMENTAÇÃO Para implementar um algoritmo de ajuste ainda mais sofisticado, é necessário modificar a função realizada para R0 :; <= >? 3S, onde o valor de p corresponde a (K0 mod 2) +. Complete a tabela do controlo (em baixo), usando a Tabela 4 como modelo de preenchimento. Para responder a esta pergunta é preciso considerar as operações da ALU modificada, propor uma modificação ao funcionamento do contador e assumir que o valor do sensor (S) já está inserido no registo R0. Nota: Não deve manipular ou simplificar a expressão dada a implementar. < P: I(3:0) RW_R0 RW_TR OP(2) OP() OP(0) ALU Operação Descrição Resultado Parcial X<< (SLA) TR R0 TR = 2*S X+Y (ADD) R0 TR + RO R0 = 3*S P2: P3: P4: Modifique o controlador (CDOR) de modo a implementar a nova operação. Para o efeito, deverá obter as equações Booleanas de cada sinal de controlo, i.e., RW_RO, RW_TR, OP(2), OP(), OP(0), utilizando o método de minimização de Karnaugh. Apresente o logigrama do novo controlador e implemente o novo controlador em VHDL (modificando o ficheiro controlador.vhd). Modifique o funcionamento do contador de modo a parar a contagem sempre que chegar ao valor correspondente à primeira instrução NOP. Para o efeito, é preciso modificar o ficheiro lab4_circuito.vhd (sem nenhuma modificação nos ficheiros cntr_div6.vhd ou cntr_ff.vhd). Faça a simulação completa do circuito modificado (usando o testbench fornecido no ficheiro tb_lab4_circuito.vhd) e observe o resultado obtido. Apresente o resultado da simulação no relatório, incluindo todos os sinais (e na mesma ordem apresentada no diagrama temporal). Nota: tenha em atenção que é necessário atualizar a largura em bits do sinal op na declaração dos componentes alu e controlador bem como na declaração do sinal CDOR_op dentro do ficheiro lab4_circuito.vhd. 0 P ágina

11 4. IMPLEMENTAÇÃO DO CIRCUITO PROJETADO Para implementar o circuito projetado nas secções anteriores na placa de prototipagem, foi disponibilizado um conjunto de ficheiros (colocados dentro da pasta do projeto fornecido na página da cadeira): Nome do ficheiro Descrição sd.sch Esquema principal. Basys.ucf ou Basys2.ucf clk_div.vhd clk_div.sym disp7.vhd disp7.sym Ficheiro de configuração das portas use o ficheiro correspondente à placa que tem na bancada, Basys (laboratório LSD3) ou Basys2 (Laboratório LSD). Divisor de Frequência - especificação. Divisor de Frequência - símbolo. Bloco de controlo do display de 7 segmentos - especificação. Bloco de controlo do display de 7 segmentos - símbolo. Não modifique o nome destes ficheiros. 4.. Adicione ao projeto os ficheiros sd.sch, Basys.ucf ou Basys2.ucf, clk_div.vhd edisp7.vhd com Project AddSource Crie o símbolo para o componente lab4_circuit Verifique as ligações do circuito projetado com o esquema sd.sch disponibilizado: Os sinais INSERT e INIT devem estar ligados aos botões de pressão, btn3 e btn0, respetivamente. O sinal SENSOR(3:0) deve estar ligado aos interruptores SW3, SW2, SW e SW0. O sinal CLK liga- se ao sinal de relógio slow_clock, o qual tem uma frequência de 40 Hz. Os sinais SENS_OUT(7:0) e INST_OUT(3:0) ligam-se aos displays de 7 segmentos. O sinal SENS_OUT(7:0) deve estar ligado aos dígitos2 e do display de 7 segmentos e o sinal INST_OUT(7:0) deve estar ligado ao dígitos4 do display de 7 segmentos A escrita nos dígitos 4, 2 e do display de 7 segmentos é ativada através da colocação das entradas aceso4=, aceso3=0, aceso2= e aceso= 4.4. Implemente o circuito na placa de desenvolvimento. Para tal, siga as instruções presentes no Guia de Implementação de Circuitos na Placa de Desenvolvimento. Note que o interruptor da placa deve estar na posição ON (a placa é alimentada via USB portanto o interruptor deve estar no modo USB) Verifique o funcionamento do circuito. Mostre- o ao docente. Comente. P ágina

12 5. AVALIAÇÃO DO TRABALHO DE LABORATÓRIO Na avaliação do trabalho de laboratório será tido em conta as seguintes componentes: (30%) Preparação e resposta às questões da secção 2. (30%) Projeto dos circuitos da secção 3. (30%) Simulações (secções 2 e 3) e teste do circuito (secção 4). (0%) Estrutura, apresentação e qualidade do relatório. O relatório deverá usar o seguinte conjunto de regras: Páginas: Máximo de 0 páginas A4 (excluindo anexos), incluindo uma página de capa com a indicação do turno de laboratório, do nome do docente responsável pelo turno, e do nome e número dos elementos do grupo. Páginas numeradas, preferencialmente com cabeçalho, e margens não inferiores a 2cm. Letra da família sans- serif (Arial, Verdana, Helvetica, Tahoma, Cambria, Calibri ou Trebuchet MS). Não deverão ser usadas fontes das famílias cursive ou fantasy, excepto para representar símbolos. Pode, se desejar, usar uma fonte da família monospace (ex.: Courier) para indicar sinais físicos. Tamanho da letra de fácil leitura e nunca inferior a 0pt. Figuras e tabelas: As figuras (p. ex.: esquemas) poderão ser feitos num programa de edição de imagens (p. ex.: MS Visio, Omnigraffle,Inkscape,...) ou manuscritas, digitalizadas (com scan ou máquina fotográfica/telemóvel) e inseridas nos espaços correspondentes do relatório. No entanto as figuras deverão estar em estado apresentável (limpas, sem rabiscos ou rascunhos, facilmente perceptíveis e com tamanho de letra não inferior à do relatório). As figuras deverão ser necessariamente enumeradas, acompanhadas de legenda (a legenda deverá explicar sucintamente o que se observa na figura) e ser referenciadas no texto. Ficheiros VHDL e SCH: Os ficheiros VHDL correspondentes à descrição dos circuitos e da simulação (TestBench) deverão ser incluidos em anexo, usando uma fonte do tipo monospaced (ex.: Courier New). No entanto, deve haver uma referência no corpo do relatório para ficheiros VHDL anexos. Nota: as páginas referentes a anexos não são contabilizadas para o limite das 0 páginas. A simulação dos TestBenches deve ser obrigatoriamente incluída no corpo do relatório (e não em anexo). Estas deverão ser numeradas usando uma legenda do tipo Figura e referenciadas no texto, explicando sucintamente o que se observa. Todos os esquemas no Xilinx ISE realizados no contexto da secção 4 devem ser incluídos no relatório (e não em anexo) de forma legível. Para fazer um print screen podem ser usados quaisquer programas adicionais, tal como a ferramenta de recorte do Windows (SnippingTool). Submissão do ficheiro no Fénix: O trabalho deverá ser submetido em formato ZIP, o qual deverá incluir: (a) corpo do relatório e anexos em formato PDF; (b) ficheiros VHDL e SCH (versão final) usados na elaboração do trabalho de laboratório. 2 P ágina

13 Cabe aos alunos confirmar que o ficheiro foi corretamente submetido no sistema fénix, devendo para isso fazer download do ficheiro submetido e abrir com o Adobe Acrobat Reader. A submissão deverá ser feita até às 23h59m de Sexta- Feira, dia 29 de Novembro de 203, no link correspondente à entrega regular. Caso pretendam, os alunos poderão entregar uma nova versão depois do prazo indicado, usando o link correspondente à entrega fora de prazo. Nesse caso sofrerão uma penalização de 2 valores por cada dia de atraso. Caso sejam submetidos múltiplos ficheiros, apenas será tomado em consideração o último ficheiro submetido. O não cumprimento das regras será penalizado na nota final do laboratório (ex: penalização de 2 valores por página adicional). O relatório deverá ainda ter a seguinte estrutura:. INTRODUÇÃO Breve introdução aos objetivos do trabalho realizado. 2. PROJETO DO CIRCUITO Respostas às perguntas da Secção DIAGRAMA TEMPORAL E SIMULAÇÃO DO CIRCUITO Apresentação e discussão das simulações efetuadas. 4. IMPLEMENTAÇÃO DO CIRCUITO Respostas às perguntas da secção 3 do enunciado e comentários referentes à implementação do circuito na placa de desenvolvimento Basys/Basys2. 5. CONCLUSÕES Comentário acerca do trabalho realizado e dos resultados obtidos experimentalmente. ANEXOS Ficheiros VHDL referentes à secção 3. 3 P ágina

14 ALTERAÇÕES À VERSÃO.0 Diagrama temporal: Foi fornecido um ficheiro com o diagrama temporal para os alunos preencherem e anexarem no relatório. Enunciado: Pagina 0, Pergunta : Modificação na Tabela, para I = 0000 o valor de OP(0) é 0; Pagina 0, Pergunta : Aviso que o aluno não deve manipular ou simplificar a expressão a implementar no processador; Pagina, Secção 4: Todas as referências ao debouncer estão tiradas, porque a implementação na placa não necessita do debouncer. Ficheiro ( lab4.zip ): O ficheiro Basys.ucf foi adicionado; O ficheiros debouncer.vhd e debouncer.ucf foram retirados. ALTERAÇÕES À VERSÃO 2.0 Enunciado: Pagina, Pergunta : Utilize o valor N0 para a entrada X e o valor N para a entrada Y na simulação da ALU; Pagina 0, Pergunta : Modificação na Tabela, para I = 000 a descrição passa para R0 TR + RO (em vez de R0 TR + ). 4 P ágina