GESTOR DE ACESSOS COM PIN E TEMPORIZADOR

Transcrição

1 TRABALHO DE LABORATÓRIO V GESTOR DE ACESSOS COM PIN E TEMPORIZADOR VERSÃO INTRODUÇÃO Pretende-se com este trabalho que os alunos analisem e projetem um circuito gestor de acessos com pin e temporizador, através do dimensionamento de uma máquina de estados e de um circuito temporizador. Notas preliminares importantes: Este enunciado deverá ser preparado atempadamente por cada aluno separadamente (incluindo as simulações em ambiente Vivado). Uns dias antes da aula de laboratório, os alunos de cada grupo devem reunir-se, conferir as suas respostas, comparar as simulações pedidas e verificar que os resultados são os esperados e corrigir erros caso necessário. A folha de respostas de casa não será avaliada, no entanto deverá ser apresentada ao docente no início da aula. Este é um requisito necessário para se poder participar no laboratório, para o qual uma preparação cuidada do trabalho é indispensável. As simulações devem ter sido efetuadas cuidadosamente e os seus valores confirmados com o esperado teoricamente. Caso surjam dúvidas durante a preparação, os alunos devem recorrer aos horários de dúvidas ou enviar ao docente do turno de laboratório respetivo. No início da sessão de laboratório, será distribuída a cada grupo uma nova folha de perguntas/respostas relativa a um novo projeto a desenvolver de raiz na aula, mas fortemente relacionado com o de casa e de complexidade ligeiramente mais simples. A preparação teórica do novo projeto deve ser executada nos minutos iniciais da aula. É fundamental que ambos os alunos venham devidamente preparados para executar esta preparação com rapidez. O restante tempo da aula será dedicado à implementação do novo projeto em ambiente Vivado (incluindo simulação) e ao teste do sistema modificado na placa Basys3 (FPGA). Para o novo projeto e simulação, os alunos só podem usar os computadores disponíveis nos laboratórios e sendo formalmente proibido o acesso a qualquer dispositivo de memória (pen, HD, etc.), bem como o acesso a ou internet. Os últimos 5 minutos são reservados à escrita das conclusões, sendo a folha de perguntas/respostas da aula entregue no final da aula. Como preparação prévia, deve ser feita uma leitura cuidada dos diversos documentos relativos ao ambiente de simulação Vivado disponíveis na página da cadeira. 1 P á g i n a

2 2. ESPECIFICAÇÕES DO SISTEMA O sistema gestor de acessos só deve permitir o acesso a uma zona restrita às pessoas devidamente credenciadas e dificultar a entrada a outros que, através de tentativa e erro, tentem introduzir sequencialmente códigos aleatórios. Assim, um utilizador válido que conheça o pin de acesso pode introduzi-lo, e caso esteja correto, o acesso será disponibilizado através da abertura do trinco da porta. Nessa altura, um contador é ativado e o no final do tempo de contagem TAcesso o acesso é novamente vedado pelo bloqueio do trinco da porta. Caso haja um erro na introdução do pin, será dada uma segunda hipótese de se efetuar uma nova tentativa. No entanto, ao segundo erro consecutivo, será dado início a uma contagem de tempo TErro durante a qual não será possível aceder à área em questão. Apenas quando esta contagem terminar, haverá a hipótese de se efetuar uma nova tentativa. Este processo (período de tempo TErro sem acesso a cada nova tentativa errada) deve manter-se enquanto não for colocado novamente o pin correto. Só quando o pin correto for introduzido, o acesso disponibilizado e finalizar a contagem TAcesso (tempo de trinco aberto), será possível voltar a ter duas tentativas consecutivas de acesso sem o bloqueio momentâneo por parte do contador. O pin tem apenas 2 dígitos binários, que devem ser introduzidos sequencialmente. Estes dígitos podem tomar os valores ESQ ou DTO, consoante seja pressionado o botão de pressão correspondente na placa de teste Basys3. Em simulação, estes são introduzidos como sinais de entrada externos. Por exemplo, assumindo que o pin correto é ESQ-DTO e partindo do estado inicial de espera: A sequência ESQ-DTO faz com que a porta abra durante TAcesso instantes de tempo, fechando em seguida (o sistema volta ao estado inicial). A sequência ESQ- ESQ- ESQ-DTO idem (um pin de 2 dígitos errado que não bloqueia o sistema, seguida do pin certo). A sequência ESQ-ESQ-DTO-ESQ (2 pins errados) faz com que o sistema fique bloqueado durante TErro instantes de tempo mantendo a porta fechada. Durante estes TErro instantes, o sistema não aceita nenhum código, mesmo se for o correto. Ao fim deste tempo, sempre que se introduzir um código errado (por exemplo DTO-DTO), o sistema volta a esperar TErro instantes de tempo mantendo a porta fechada. Só quando se introduzir novamente o código correto (ESQ-DTO) é que o sistema volta a abrir a porta durante TAcesso instantes de tempo, voltando em seguida ao estado inicial em que a porta está fechada e em que o sistema volta a aceitar duas tentativas de acesso antes de ativar o tempo de espera TErro. As situações em que são carregados os dois botões ESQ e DTO ao mesmo tempo não são consideradas (o sistema mantém o mesmo estado). Para este trabalho considera-se que: 1. A sequência correta é ESQ-DTO (as sequências ESQ- ESQ, DTO-ESQ e DTO-DTO não abrem o trinco). 2. TErro = 9 intervalos de clock 3. TAcesso = 4 intervalos de clock O sistema é constituído por 2 partes: i) uma máquina de estados (circuito de controlo), que gere os vários estados do sistema, e que interage com ii) um circuito temporizador (circuito de dados), 2 P á g i n a

3 constituído por um contador e lógica adicional necessária, e que conta os tempos de espera TErro e TAcesso. Adicionalmente, considera-se o sinal externo de reset SUP, que coloca o sistema no estado inicial (trinco fechado depois de uma abertura bem sucedida). Corresponde, como o nome indica, ao botão de pressão superior da placa Basys3. A máquina de estados tem ainda como entrada adicional o sinal de timeout (TOUT) proveniente do circuito temporizador e que indica que acabaram de contar os tempos TErro e TAcesso. Assim: As entradas da máquina de estados (ME) são os botões ESQ, DTO e SUP e a entrada TOUT proveniente do temporizador. Note-se que a entrada SUP apenas influencia o reset dos elementos de memória, não entrando no fluxograma ou diagrama de estado. As saídas da ME são i) o estado (que liga a um display de 7 segmentos da placa Basys3) e ii) 2 bits de controlo que controlam o circuito temporizador e permitem indicar também quando a porta está aberta (sinalizado pela ativação de um LED na placa Basys3). As entradas do circuito temporizador (CT) são i) botão SUP que faz o reset do contador do CT na inicialização e ii) os 2 bits de controlo provenientes da ME. As saídas do CT são i) o sinal TOUT que entra na ME e ii) a saída do contador ctr_temp do CT que vai para outro display de 7 segmentos da placa Basys3 e que indica o estado da contagem de TErro e TAcesso. 3. PROJETO DO GESTOR DE ENTRADAS Projete o gestor de entradas utilizando uma máquina de Moore, de forma a cumprir as especificações referidas no ponto anterior. Utilize uma estratégia de microprogramação implícita, baseada num contador de 4 bits para a implementação da máquina de estados de acordo com o esquema da figura 1: SUP reset G3 (ce) M1 [load] M2 [count] CTR 16 ROM data(0) MUX 2:1 G1 0 1 TOUT ESQ + DTO clk C5 / 2,3+ 3 data(3:1) 1,5D [1] 4 [2] 4 4 addr(3:0) data(7:4) [4] [8] data(9:8) temporizador ESQ DTO ESQ DTO TOUT MUX 8:1 G(3:0) Figura 1 3 P á g i n a

4 Na implementação em VHDL, a máquina de estados e o circuito temporizador estão parcialmente descritos no ficheiro code_mgr.vhd disponível na página da cadeira (cada grupo deverá completar a descrição do circuito temporizador, embora a estrutura principal da ME já esteja feita), juntamente com outros ficheiros necessários. A descrição da ROM está no ficheiro my_mem.vhd também fornecido, devendo o seu conteúdo ser dimensionado por cada grupo durante a preparação do laboratório. Responda às perguntas da folha de respostas, nomeadamente: Complete o fluxograma da máquina de estados fornecido na folha de respostas de casa, indicando i) as ligações entre testes e estados em falta, ii) os valores das entradas de teste em falta associados a cada ramo e iii) se a operação executada no contador da ME é DISABLE (D), COUNT (C) ou LOAD (L). Caso entenda, pode fazer antes um diagrama de estados e/ou uma tabela de transição de estados. Note, que em algumas situações pode ser necessário colocar no fluxograma estados adicionais devido à estrutura implícita da microprogramação. A numeração dos estados está em formato hexadecimal. Notas importantes: i) sempre que os botões DTO e ESQ forem pressionados simultaneamente, o sistema deve permanecer no mesmo estado; ii) deve haver especial cuidado de forma a evitar que o sistema salte para estados indesejáveis ou impossíveis (ou seja, deve-se verificar que todas as combinações das entradas estão contempladas em cada teste do fluxograma). Preencha a tabela fornecida na folha de respostas de casa com o conteúdo da ROM, tendo em conta o fluxograma anterior e a estrutura da ME. Use apenas as linhas que precisar. Apresente uma breve descrição do circuito temporizador, nomeadamente como são calculados os vários sinais de entrada do contador do CT e o valor de TOUT, em função dos bits data(9:8) da ROM (ver figura 1). Indique o valor do sinal de saída door_open que indica que a porta está aberta em função dos bits da ROM data(9:8). Complete o circuito projetado em VHDL criando um novo projeto, ao qual deverão ser adicionados os ficheiros ctr_16.vhd e ff_de.vhd (contador de 4 bits e FF tipo D), bem como o ficheiro principal code_mgr.vhd e a descrição da ROM no ficheiro my_mem.vhd, que estão disponíveis na diretoria compactada lab5_src.zip na página da cadeira. Execute o ficheiro de simulação (testbench) tb_code_mgr.vhd (também disponível em lab5.zip ), e verifique o correto funcionamento do circuito dimensionado. Tome nota: durante a aula de laboratório, será pedido para dimensionarem um novo circuito, através da modificação do conteúdo da ROM e do circuito temporizador, cujo funcionamento depois deverá ser confirmado por simulação e/ou implementação na placa. 4. IMPLEMENTAÇÃO NA PLACA DE DESENVOLVIMENTO Nota importante: Antes de iniciar o teste do circuito é fundamental consultar (em casa) o Guia de Implementação de Circuitos na Placa de Desenvolvimento (Digilent Basys 3), disponível na página da cadeira. Para realizar o teste do circuito projetado utilizando a placa de prototipagem (Digilent Basys 3, equipada com a FPGA Artix-7 com referência XC7A35T-CPG236, da Xilinx ver Figura 14), foi disponibilizado um conjunto de ficheiros na pasta placa (veja no guia da placa a descrição dos componentes), que deverá utilizar nesta parte do trabalho: 4 P á g i n a

5 sd.vhd descrição do circuito principal (da placa) Basys3_Master.xdc configuração dos portos (da placa) clkdiv.vhd divisor de frequência (especificação) disp7.vhd bloco do controlo do display de 7 segmentos (especificação). Não modifique os nomes destes ficheiros! Figura 1. Placa de prototipagem Basys 3. 1) Na aula será disponibilizado um projeto Vivado com todos os ficheiros completos, menos os ficheiros code_mgr.vhd e my_mem.vhd, que deverão ser completados por cada grupo de acordo com o novo dimensionamento a efetuar no início da aula, mas sem modificar os nomes das entradas e saídas definidos por defeito. 2) Na folha de respostas da aula, cada grupo deve detalhar o dimensionamento do novo projeto de forma clara e que evite erros na passagem para a descrição vhdl do circuito projetado. 3) Verifique se o ficheiro sd.vhd está definido como módulo de topo (faça clique direito no ficheiro e selecione a opção Set as Top ). Verifique também se a hierarquia do projeto inclui os componentes clkdiv, disp7 e Basys3_Master.xdc. 4) As seguintes ligações foram estabelecidas de forma a possibilitar a correta interação do utilizador com o circuito: a. O sinal de relógio clk está ligado ao sinal clk_slow (este sinal tem uma frequência fixa de 1,5 Hz); b. A entrada SUP está ligada ao buffer do botão de pressão BTN(0), i.e., o botão superior; c. O sinal de entrada ESQ está ligado ao buffer do botão de pressão BTN(1), i.e., o botão esquerdo; d. O sinal de entrada DTO está ligado ao buffer do botão de pressão BTN(2), i.e., o botão direito; e. O estado da máquina de estados state_me é apresentado no dígito 4 do display de 7 segmentos em formato hexadecimal, i.e., disp4; f. A saída do temporizador ctr_temp é apresentada no dígito 1 do display de 7 segmentos em formato hexadecimal, disp1. 5) Implemente o circuito na placa de desenvolvimento. Para tal, siga as instruções disponibilizadas no "Guia de Implementação de Circuitos na Placa de Desenvolvimento". Note que o interruptor ON/OFF da placa deve estar na posição ON. 5 P á g i n a

6 Nota: durante a síntese do circuito, a ferramenta poderá indicar um conjunto de avisos (warnings) e erros. Os erros deverão ser todos corrigidos; os warnings podem, em geral, ser ignorados, sendo que alguns são originados pelo facto de ter entradas/saídas no ar. 6) Verifique o correto funcionamento do circuito. Mostre-o ao docente. Comente os resultados obtidos na folha de respostas. 6 P á g i n a