SISTEMAS DIGITAIS 5º Trabalho de laboratório Projecto de uma Fechadura Electrónica

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1 LEFT, LEA, LEE SISTEMAS DIGITAIS 5º Trabalho de laboratório Projecto de uma Fechadura Electrónica Objectivo: Pretende-se com este trabalho que os alunos projectem um ircuito Sequencial Síncrono, que concretize a funcionalidade (simplificada) de uma fechadura electrónica de código único. Este trabalho é considerado para avaliação de conhecimentos. No início da aula cada grupo impreterivelmente entregará os elementos de projecto referidos nas Partes 1 e 2. Em caso de erro, estes elementos poderão ser complementados (com penalização na nota) por uma errata elaborada durante a aula. Durante a aula o grupo completará o relatório com os elementos referidos na Parte 3, que entregará no final da aula. O projecto será concretizado utilizando a placa de prototipagem Xilinx. Na parte inicial da aula cada aluno terá de resolver, individualmente e por escrito, questões sobre circuitos sequenciais síncronos. Prepare o trabalho com cuidado e leia todo o enunciado com atenção! PARTE 1: Especificação do Sistema Pretende-se projectar o controlador de uma fechadura electrónica digital. O seu projecto deve seguir as seguintes especificações: O código para abertura da fechadura é um número qualquer entre 0 e 15 (a introduzir através de 4 interruptores). Tem à sua disposição duas entradas de actuação: enter para introdução do número; e fechar para fechar a fechadura. Para abrir a fechadura é necessário introduzir o código correcto e pressionar o botão enter. Para fechar a fechadura é necessário pressionar o botão fechar. Para programar um código novo deve abrir a fechadura, introduzir o novo número e pressionar o botão enter. Nos aspectos omissos da presente especificação, tome as decisões que julgar mais razoáveis e justifique-as. Em qualquer caso opte por soluções simples, mas que sejam plausíveis do ponto de vista do comportamento do sistema. Este sistema pode ser realizando utilizando um registo de 4 bits para armazenar o código da fechadura, um comparador para verificar a correcção do código introduzido, e uma máquina de estados para controlar o seu funcionamento. A figura 1, representa o circuito constituído por 2 dos componentes do sistema: o comparador e o registo (folhas de catálogo em anexo). Explique o seu funcionamento. Figura 1. omparador e Registo 1

2 LEFT, LEA, LEE PARTE 2: Projecto da Máquina de Estados 2.1 O sistema pode ser controlado por uma máquina de estados com 3 entradas: código correcto, enter e fechar; e duas saídas: write enable do registo e fechadura aberta. 2.2 Esboce o esquema global do sistema em termos da máquina de estados e do circuito da figura Para simplificação do projecto, pode considerar a entrada fechar como uma entrada de inicialização da máquina de estados. Pode considerar também que os botões de pressão são sempre pressionados durante o tempo suficiente para a ordem de actuação ser correctamente interpretada pela máquina síncrona. Qual o tempo mínimo necessário para que a pressão do botão seja garantidamente reconhecida pelo sistema? omo evitaria este problema? 2.4 Desenhe um diagrama de estados de uma máquina de Moore que realize a funcionalidade pretendida. Note que a sua máquina de estados deve garantir que não sejam executadas incorrectamente 2 acções consecutivas (p.ex: introduzir código para abrir e programar), se o botão se mantiver pressionado demasiado tempo. Sugestão: garanta que não existem 2 transições de estado consecutivas com o botão enter pressionado. 2.5 Adopte a solução mais simples, esclarecendo com os docentes eventuais falhas de interpretação se o número final de estados for demasiado elevado. 2.6 Projecte o circuito utilizando o mínimo de Flip-Flops D. Indique a codificação de estados escolhida, justificando todas as opções e expressões. Procure minimizar a lógica necessária, tirando partido das portas existentes na biblioteca lógica de projecto (por exemplo, o componente and2b1 realiza uma and com duas entradas onde uma delas se encontra negada). Apresente o logigrama correspondente. 2.7 Projecte o circuito utilizando um Flip-Flop D por estado (codificação one-hot ). Apresente o logigrama correspondente. 2.8 Se não utilizar todos os estados possíveis da máquina projectada, verifique se existem lockouts. Determine o que acontece se a máquina cair num desses estados (não necessita de alterar o projecto em caso de lockout). Será possível retirá-la dessa situação? 2.9 Tendo em conta as máquinas de estados projectadas, escolha a que considerar mais apropriada. Explique quais os critérios que levaram a essa escolha Desenhe o logigrama do sistema completo. 2

3 LEFT, LEA, LEE PARTE 3: Realização do Sistema ATENÇÃO! Para conseguir um aproveitamento eficiente do tempo disponível para montagem e teste durante uma sessão laboratorial, é importante que a estratégia para simulação e demonstração do circuito seja estabelecida antecipadamente. Assim, a preparação prévia do trabalho deve incluir um plano detalhado dos diagramas temporais a visualizar que permitam confirmar as várias transições do diagrama de estados e o funcionamento global do circuito. Durante a aula de laboratório: 3.1 Elabore o esquema correspondente ao seu projecto na ferramenta de desenvolvimento Xilinx e realize simulações lógicas para confirmar que a máquina de estados se comporta como pretendido (Nota: necessita apenas de verificar as transições de estados e as entradas e saídas correspondentes). 3.2 Inclua os blocos de interface entrada/saída e o circuito da figura 1 (ambos disponibilizados), e realize uma demonstração prática na placa de prototipagem Xilinx. As entradas de introdução do código devem ser ligadas a interruptores. As entradas de actuação, Enter e Fechar, devem ser ligadas a botões de pressão. Use 3 displays de 7 segmentos. O display_1 deve indicar o estado da fechadura: aberta = A; fechada = F. Introduza as ligações e a lógica necessárias para obter os valores pretendidos, a partir da sua máquina de estados. Utilize outros 2 displays como auxiliares de verificação do projecto: o display_3 deve mostrar o número a introduzir; o display_4 deve mostrar o código interno da fechadura. Utilize os leds e o 4º display como/se entender. Utilize a interface disponibilizada: Abra o projecto L5sd que está disponível para download na página da cadeira O projecto deve conter os ficheiros: sdl5.sch Esquema principal incluindo a interface e o circuito da figura 1. ddl5.ucf Ficheiro de configuração do chip. clkdiv.vhd e clkdiv.sym Gerador de Relógio. disp7.vhd e disp7.sym Bloco de controlo do display de 7 segmentos. Deve ligar todas as entradas não utilizadas de componentes da interface de saída a Gnd. Para o sinal de relógio dos Flip-Flops use o sinal clk_slow, e para o sinal de relógio do display de 7 segmentos use o sinal clk_disp. Deve ligar a linha shutdown do display de 7 segmentos a V. 3

4 OMP2, 4, 8, 16 R OMP2, 4, 8, 16 2-, 4-, 8-, 16-Bit Identity omparators Architectures Supported OMP2, OMP4, OMP8, OMP16 Spartan-II, Spartan-IIE Spartan-3 Virtex, Virtex-E Virtex-II, Virtex-II Pro, Virtex-II Pro X X9500, X9500XV, X9500XL oolrunner XPLA3 oolrunner-ii oolrunner-iis No A0 A1 B0 B1 A0 A1 A2 A3 B0 B1 B2 B3 OMP2 X4122 OMP4 OMP2, OMP4, OMP8, and OMP16 are, respectively, 2-, 4-, 8-, and 16-bit identity comparators. The equal output () of the OMP2 2-bit, identity comparator is High when the two words A1 A0 and B1 B0 are equal. is high for OMP4 when A3 A0 and B3 B0 are equal; for OMP8, when A7 A0 and B7 B0 are equal; and for OMP16, when A15 A0 and B15 B0 are equal. Equality is determined by a bit comparison of the two words. When any two of the corresponding bits from each word are not the same, the output is Low. X4126 A[7:0] B[7:0] OMP8 X4131 A[15:0] OMP16 B[15:0] X4133 Libraries Guide ISE 6.li

5 FD4E, FD8E, FD16E R FD4E, FD8E, FD16E 4-, 8-, 16-Bit Data Registers with lock Enable and Asynchronous lear Architectures Supported FD4E, FD8E, FD16E Spartan-II, Spartan-IIE Spartan-3 Virtex, Virtex-E Virtex-II, Virtex-II Pro, Virtex-II Pro X X9500, X9500XV, X9500XL oolrunner XPLA3 oolrunner-ii oolrunner-iis No D0 D1 D2 D3 E LR FD4E Q0 Q1 Q2 Q3 X3733 D[7:0] FD8E Q[7:0] E LR D[15:0] E LR FD16E X3850 Q[15:0] X3736 FD4E, FD8E, and FD16E are, respectively, 4-, 8-, and 16-bit data registers with clock enable and asynchronous clear. When clock enable (E) is High and asynchronous clear (LR) is Low, the data on the data inputs (D) is transferred to the corresponding data outputs (Q) during the Low-to-High clock () transition. When LR is High, it overrides all other inputs and resets the data outputs (Q) Low. When E is Low, clock transitions are ignored. The flip-flops are asynchronously cleared, output Low, when power is applied. For X9500/XV/XL, oolrunner XPLA3, and oolrunner-ii, the power-on condition can be simulated by applying a High-level pulse on the PRLD global net. Spartan-II, Spartan-IIE, Spartan-3, Virtex, Virtex-E, Virtex-II, Virtex-II Pro, and Virtex- II Pro X simulate power-on when global set/reset (GSR) is active. GSR defaults to active-high but can be inverted by adding an inverter in front of the GSR input of the STARTUP_SPARTAN2, STARTUP_SPARTAN3, STARTUP_VIRTEX, or STARTUP_VIRTEX2 symbol. Inputs Outputs LR E Dz D0 Qz Q0 1 X X X X X No hg 0 1 Dn Dn z = 3 for FD4E; z = 7 for FD8E; z = 15 for FD16E. Libraries Guide ISE 6.li