CONVERSOR ANALÓGICO-DIGITAL COM CAPACITORES MÍNIMOS INTEGRADO NA TECNOLOGIA CMOS. Fellipe Diogo Falleiro

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1 CONVERSOR ANALÓGICO-DIGITAL COM CAPACITORES MÍNIMOS INTEGRADO NA TECNOLOGIA CMOS Fellipe Diogo Falleiro Projeto de Graduação apresentado ao Curso de Engenharia Eletrônica e de Computação da Escola Politécnica, Universidade Federal do Rio de Janeiro, como parte dos requisitos necessários à obtenção do título de Engenheiro. Orientador: Fernando Antônio Pinto Barúqui Rio de Janeiro Março de 2015

2 CONVERSOR ANALÓGICO-DIGITAL COM CAPACITORES MÍNIMOS INTEGRADO NA TECNOLOGIA CMOS Fellipe Diogo Falleiro PROJETO DE GRADUAÇÃO SUBMETIDO AO CORPO DOCENTE DO CURSO DE ENGENHARIA ELETRÔNICA E DE COMPUTAÇÃO DA ESCOLA POLITÉCNICA DA UNIVERSIDADE FEDERAL DO RIO DE JANEIRO COMO PARTE DOS REQUISITOS NECESSÁRIOS PARA A OBTENÇÃO DO GRAU DE ENGENHEIRO ELETRÔNICO E DE COMPUTAÇÃO Examinada por: Prof. Fernando Antônio Pinto Barúqui, D. Sc. Prof. Carlos Fernando Teodósio Soares, D. Sc. Prof. José Gabriel Rodriguez Gomes, Ph.D. RIO DE JANEIRO, RJ - BRASIL MARÇO de 2015

3 Falleiro, Fellipe Diogo Conversor Analógico-Digital com Capacitores Mínimos Integrado a Tecnologia CMOS/Fellipe Diogo Falleiro. Rio de Janeiro: UFRJ/Escola Politécnica, XIV, 75 p.:il; 29,7cm. Orientador: Fernando Antônio Pinto Barúqui Projeto de Graduação POLI/ UFRJ/ Engenharia Eletrônica e de Computação, Referências Bibliográficas: Conversor Analógico-Digital. 2. AD-SAR. 3. Circuito Integrado. 4. CMOS. I. Antônio Pinto Barúqui, Fernando. II. Universidade Federal do Rio de Janeiro, UFRJ, Engenharia Eletrônica e de Computação. III. Título. iii

4 iv Dedico este trabalho a memória de meu pai, João Ferreira Falleiro, que contribuiu de forma significativa à minha formação pessoal.

5 AGRADECIMENTOS Primeiramente, gostaria de agradecer à minha mãe, Vera Lúcia Amado Diogo Falleiro, por todo apoio e carinho que me foi dado durante a graduação. O seu papel ao longo desses anos foi fundamental, sem ela nada disso seria possível. A minha irmã, Danielle Diogo Falleiro, por sua amizade e compreensão. A todos os amigos que foram feitos durante o período de graduação. Em especial, gostaria de agradecer aos amigos Vinícius Costa Affonso, David Britto Junior e Dhiego José da Silva, que me ajudaram de forma direta na conclusão do curso de graduação. Aos professores do Departamento de Engenharia Eletrônica e Computação, por oferecerem um ensino de qualidade. Em especial ao professor e amigo Fernando Antônio Pinto Barúqui, que foi meu orientador neste trabalho e esteve disposto a me ajudar inúmeras vezes, sempre atencioso e paciente durante todo o desenvolvimento desse projeto. Sem a sua ajuda este trabalho não seria o mesmo. v

6 Resumo do Projeto de Graduação apresentado à Escola Politécnica/ UFRJ como parte dos requisitos necessários para a obtenção do grau de Engenheiro Eletrônico e de Computação. CONVERSOR ANALÓGICO-DIGITAL COM CAPACITORES MÍNIMOS INTEGRADO NA TECNOLOGIA CMOS Fellipe Diogo Falleiro Março/2015 Orientador: Fernando Antônio Pinto Barúqui Curso: Engenharia Eletrônica e de Computação Este trabalho apresenta o desenvolvimento de um conversor analógico-digital por aproximações sucessivas com número reduzido de capacitores, em sua rede capacitiva, integrado a tecnologia IBM 0.18 µm CMOS. Apesar de apresentar apenas a implementação em nível de esquemático, serão levados em considerações conceitos que possuem grande influência em uma futura implementação das máscaras de layout. Nesse sentido, serão apresentadas todas as técnicas empregadas para reduzir a influência causada por diversos fatores de desempenho, como injeções de cargas, tensão de offset e descasamento de componentes. A parte final do trabalho apresentará os resultados obtidos através de simulação, de forma a confirmar a eficiência do circuito projetado. Palavras-chave: Circuito Integrado, CMOS, Conversor AD, AD-SAR vi

7 Abstract of Undergraduate Project presented to POLI/UFRJ as a partial fulfillment of the requirements for the degree of Engineer. Analog-Digital Converter with Minimum Capacitors Integrated in a CMOS Technology Fellipe Diogo Falleiro March/2015 Advisor: Fernando Antônio Pinto Barúqui Course: Electronic and Computation Engineering The present work shows the design of a successive approximation analog-digital converter with minimum capacitors integrated in the IBM 0.18µm CMOS technology. Although this study only shows the implementation at the schematic level, it will take into account concepts that have large influence in a future design of an integrated circuit layout. Accordingly, all techniques used to reduce the influence caused by various performance factors such as charge injections, offset voltage and components mismatch are shown. The final part of the monograph presents the simulation results, in order to confirm the efficiency of the designed circuit. Keywords: Integrated Circuit, CMOS, AD Converter, AD-SAR vii

8 SUMÁRIO 1 INTRODUÇÃO Objetivos Metodologia Descrição TEORIA Conversão Analógico-Digital Parâmetros Estáticos Precisão Resolução Faixa Dinâmica Erro de Ganho Erro Diferencial de Não-Linearidade (DNL) Erro Integral de Não-Linearidade (INL) Erro de Quantização Erro de Offset Falha de Código Parâmetros Dinâmicos Relação Sinal-Ruído Relação Sinal-Ruído-Distorção Número Efetivo de Bits Faixa Dinâmica Livre de Espúrios ADC-SAR Circuito Sample-Hold O Conversor DA Comparador viii

9 2.4.4 Registrador de Aproximações Sucessivas PROJETO DO CONVERSOR AD Considerações Iniciais Funcionamento Gerador de Fases Circuito DAC Sample-Hold e Comparador de Tensão Registrador de Aproximações Sucessivas Processo de Integração ESQUEMÁTICOS DO PROJETO Espelhos de Corrente Casamento de Componentes Redução da Tensão de Offset Cancelamento da Tensão de Offset no Comparador Cancelamento da Tensão de Offset no Buffer Portas Lógicas NOT AND OR NOR de 10 Entradas Chaves Analógicas Registrador de Aproximações Sucessivas (SAR) Flip-flops Sample-Hold e Comparador Circuito DAC Capacitores Buffer SIMULAÇÕES ix

10 5.1 Portas Lógicas NOT AND OR NOR de 10 Entradas Chaves Analógicas Registrador de Aproximações Sucessivas Flip-flops Registrador de Deslocamento Sample-Hold e Comparador Sample-Hold Comparador Cancelamento da Tensão de Offset do Comparador Circuito DAC Buffer Cancelamento da Tensão de Offset do Buffer DAC ADC ANÁLISE DOS RESULTADOS CONCLUSÃO TRABALHOS FUTURO BIBLIOGRAFIA A.1 MÉTODO DE EXTRAÇÃO DO LAMBDA x

11 LISTA DE FIGURAS Figura 2-1: Erros de não-linearidades e falha de código do ADC [5]... 5 Figura 2-2: Relação entre o offset e a saída digital do circuito Figura 2-3: Diagrama de blocos de um ADC-SAR genérico Figura 2-4: Algoritmo de funcionamento de um ADC-SAR Figura 2-5: Circuito Sample-Hold Figura 2-6: Matriz de capacitores de um DAC genérico Figura 2-7: Comportamento de V DAC para V REF = 1.6V e Vin = 0.45V Figura 2-8: Diagrama de blocos do comparador Figura 2-9: Tensão de offset em circuitos com múltiplos estágios de ganho Figura 3-1: Sinais auxiliares do conversor Figura 3-2: Comportamento dos sinais auxiliares para conversão de 4 bits Figura 3-3: Representação simplificada do ADC Figura 3-4: Comparador durante Reset em nível lógico baixo Figura 3-5: Circuito do gerador de fases Figura 3-6: Comportamento das fases FA, FB e FC Figura 3-7: Circuito utilizado para gerar o sinal D Figura 3-8: Sinais do bloco DAC Figura 3-9: Esquemático do DAC Figura 3-10: Circuito DAC equivalente durante fase FA Figura 3-11: Redução do intervalo de valores possíveis durante conversão Figura 3-12: Circuito DAC equivalente durante fase FB Figura 3-13: Circuito DAC equivalente durante fase FC Figura 3-14: Circuito Comparador e Sample-Hold sem cancelamento de offset Figura 3-15: Latch com a malha de realimentação fechada Figura 3-16: Circuito do Registrador de Aproximações Sucessivas Figura 4-1: Espelho PMOS simples Figura 4-2: Espelho PMOS em cascode Figura 4-3: Espelho PMOS simples utilizando técnica contra descasamento Figura 4-4: Cancelamento da tensão de offset no Comparador Figura 4-5: Cancelamento da tensão de offset no Comparador durante FAx e Reset Figura 4-6: Cancelamento da tensão de offset no buffer xi

12 Figura 4-7: Cancelamento da tensão de offset no buffer durante Ra e Rb Figura 4-8: Cancelamento da tensão de offset no buffer durante conversão Figura 4-9: Layout automático do transistor de dimensões mínimas Figura 4-10: (a) Transistor com W = 0.22μm. (b) Transistor com W = 0.4μm Figura 4-11: Esquemático do NOT Figura 4-12: Esquemático do AND Figura 4-13: Esquemático do OR Figura 4-14: Esquemático do NOR de 10 entradas Figura 4-15: Chave NMOS Figura 4-16: Chave CMOS Figura 4-17: Injeções de cargas através da chave CMOS Figura 4-18: Flip-flop tipo D mestre-escravo Figura 4-19: Circuito equivalente do flip-flop para CLK = V SS Figura 4-20: Circuito equivalente do flip-flop para CLK = V DD Figura 4-21: Circuito do flip-flop tipo D com preset e clear Figura 4-22: Circuito do comparador Figura 4-23: Circuito do amplificador diferencial para entrada diferencial Figura 4-24: Circuito equivalente do amplificador diferencial Figura 4-25: Circuito do amplificador cascode Figura 4-26: Circuito equivalente do amplificador cascode Figura 4-27: Circuito equivalente do comparador para entrada diferencial Figura 4-28: Circuito dos capacitores de divisão (Ca e Cb) Figura 4-29: Esquemático dos capacitores de memória (Cc e Cd) Figura 4-30: Circuito do DDA utilizado para implementar o buffer Figura 5-1: Simulação comportamental do NOT Figura 5-2: Simulação comportamental do AND Figura 5-3: Simulação comportamental do OR Figura 5-4: Funcionamento do NOR de 10 entradas durante uma conversão Figura 5-5: Circuito de simulação da chave CMOS Figura 5-6: Simulação da chave CMOS Figura 5-7: Simulação da chave CMOS sem chaves dummy Figura 5-8: Simulação comportamental do flip-flop Figura 5-9: Simulação comportamental do registrador de deslocamento Figura 5-10: Circuito de simulação do Sample-Hold xii

13 Figura 5-11: Tensão de saída da malha de realimentação do comparador Figura 5-12: Circuito de simulação do comparador sem o cancelamento da tensão de offset Figura 5-13: Simulação comportamental do comparador desconsiderando o circuito de cancelamento da tensão de offset Figura 5-14: Simulação de Monte Carlo com 100 iterações da saída do comparador sem o circuito de cancelamento da tensão de offset Figura 5-15: Simulação de Monte Carlo com 100 iterações da saída do comparador com o circuito de cancelamento da tensão de offset Figura 5-16: Circuito de simulação do buffer Figura 5-17: Simulação comportamental do buffer Figura 5-18: Simulação de Monte Carlo com 100 iterações da saída do amplificador operacional sem o circuito de cancelamento da tensão de offset Figura 5-19: Circuito de simulação do amplificador operacional com cancelamento da tensão de offset Figura 5-20: Simulação de Monte Carlo com 100 iterações da saída do amplificador operacional com o circuito de cancelamento da tensão de offset Figura 5-21: Simulação comportamental do DAC para 1.1V na entrada Figura 5-22: Regressão linear por mínimos quadrados dos 11 pontos obtidos através de simulação Figura A-1: Circuito utilizado para extrair parâmetro lambda xiii

14 LISTA DE TABELAS Tabela 3.1: Duração dos sinais auxiliares do conversor Tabela 3.2: Sinal D Tabela 3.3: Equações dos transistores Tabela 3.4: Parâmetros SPICE nível 3 extraídos Tabela 4.1: Parâmetros dos transistores do cancelamento de offset do comparador Tabela 4.2: Parâmetros dos transistores M1 e M Tabela 4.3: Parâmetros dos transistores do NOR de 10 entradas Tabela 4.4: Parâmetros dos transistores utilizados na chave CMOS Tabela 4.5: Parâmetros dos transistores utilizados no flip-flop Tabela 4.6: Parâmetros do transistor M12 e do capacitor CC do comparador Tabela 4.7: Parâmetros dos transistores dos espelhos de corrente do comparador Tabela 4.8: Parâmetros dos transistores do amplificador diferencial do comparador Tabela 4.9: Parâmetros dos transistores do amplificador cascode Tabela 4.10: Parâmetros dos transistores do inversor formado por M13 e M Tabela 4.11: Parâmetros dos transistores utilizados para isolar o latch do restante do circuito Tabela 4.12: Parâmetros dos transistores utilizados no latch Tabela 4.13: Parâmetros dos componentes empregados nos capacitores de divisão Tabela 4.14: Parâmetros dos capacitores de memória Tabela 4.15: Parâmetros dos transistores dos espelhos de corrente do DDA Tabela 4.16: Parâmetros dos transistores dos amplificadores diferenciais do DDA Tabela 4.17: Parâmetros do transistor M12 e do capacitor CC do DDA Tabela 4.18: Parâmetros dos transistores do amplificador cascode do DDA Tabela 5.1: Resultados finais obtidos através de simulação do conversor projetado xiv

15 1 CAPÍTULO 1 1 INTRODUÇÃO Os Conversores Analógicos Digitais (ADC) são dispositivos que codificam um sinal analógico, de tensão ou corrente, em uma representação binária. Em seus primórdios, os ADCs encontravam aplicações basicamente restritas à medição acurada de tensão e corrente e armazenamento de sinais em mídia digital. Com o rápido crescimento da capacidade e velocidade de processamento de dados, muitos procedimentos restritos ao processamento analógico de sinais, como filtragem, demodulação, modulação, etc., começaram a migrar para o domínio digital, devido à elevada precisão e confiabilidade destes sistemas. Entretanto, a passagem do domínio analógico contínuo para o discreto digital é feita pelos ADCs que, por sua vez, necessitam ser precisos. Os ADCs devem atender a requisitos de precisão, medida em número efetivo de bits e velocidade de conversão. Atualmente, o projeto de ADCs é restrito ao campo da microeletrônica, devido ao extenso número de transistores empregados. Desta forma, busca-se sempre a menor área de integração necessária. Com a crescente demanda por equipamentos móveis, alimentados por baterias, busca-se sempre minimizar o consumo de potência e a tensão de alimentação. Estes objetivos levaram ao desenvolvimento de várias topologias para a implementação dos ADCs, sempre visando à melhor eficiência energética e menor complexidade do circuito. Isto serve como estímulo para o aumento das pesquisas na área de projetos de ADCs. Esses estudos buscam melhorar o desempenho dos mais diversos aspectos de um conversor, dentre os quais podem ser citados: a velocidade de conversão; o consumo de potência; a área de integração ocupada no circuito integrado e a precisão. Os trabalhos [1] e [2] podem ser citados como exemplo. Por apresentar as mais diversas estruturas, esse tipo de circuito possui um campo de aplicações muito vasto. Os ADCs podem ser divididos basicamente em quatro principais topologias: os de rampa analógica simples ou dupla, com média precisão e baixa taxa de conversão; o Sigma-Delta, que possui elevada precisão e baixa velocidade de conversão; o ADC por aproximações sucessivas (ADC-SAR), com média precisão, média velocidade de conversão e baixa complexidade de implementação; os conversores AD flash, com baixa precisão, elevada taxa de conversão e alta complexidade de implementação. O foco deste trabalho está nos ADCs-SAR, por serem conversores com ampla faixa de aplicações, indo desde os equipamentos de áudio até vídeo de baixa resolução. Os conversores ADC-SAR possuem geralmente quatro blocos básicos: circuito Sample-Hold, um conversor Digital Analógico (DAC), um comparador e um registrador por aproximações sucessivas (SAR). Estes blocos DAC são amplamente implementados utilizando rede C-2C, que confere boa precisão ao circuito, porém demanda uma área de integração elevada, da ordem de 2 elevado a N (número de bits da conversão) vezes o menor capacitor da rede. O projeto de ADC-SAR faz parte de uma área de pesquisa que está sendo estudada intensamente, buscando novas formas de implementar esse tipo de circuito para melhorar o seu desempenho nos mais diversos aspectos. Por exemplo, no trabalho publicado em [3] é proposta uma estrutura para um ADC-SAR composto por somente quatro capacitores, dois amplificadores e um Sample-Hold. Este trabalho não apresenta

16 2 implementação prática do circuito e também não aborda os problemas advindos do descasamento dos transistores e injeção de cargas. O trabalho proposto será dedicado ao projeto de um ADC por aproximações sucessivas (ADC-SAR), visando minimizar a área de integração e a potência consumida em uma futura implementação do circuito integrado. 1.1 OBJETIVOS O objetivo geral deste trabalho é o projeto de um conversor analógico-digital por aproximações sucessivas que utilize um número fixo de capacitores chaveados. Neste trabalho, é proposta uma estrutura para um AD-SAR de 10 bits que utiliza quatro capacitores, um amplificador com autocorreção de offset e um Sample-Hold com autocorreção de offset. Nesse sentido, é esperado com este circuito uma reduzida área de integração e um menor consumo de potência quando comparado às implementações já existentes. Apesar deste documento não apresentar o desenvolvimento das máscaras de layout, o circuito aqui proposto será projetado levando em consideração uma futura implementação em nível de layout e a fabricação do chip. Este trabalho utilizará como base o processo IBM 0.18 µm CMOS. Especificações de projeto: AD-SAR; Conversão de 10 bits; V DD = 1,8 V; V SS = 0V; Período de conversão (T S ) = 19,8 μs; Taxa de amostragem (f s ) = 50,5 khz; V REF+ = 1,2 V; V REF = 0,2 V. 1.2 METODOLOGIA O desenvolvimento do projeto foi feito totalmente a partir do software de simulação Cadence. O método utilizado foi dividir o conversor em diversos módulos, buscando facilitar o seu projeto e também a sua simulação. O foco inicial foi a parte digital do ADC, pois a sua implementação é mais simples se comparada à parte analógica do circuito. Essa simplicidade se dá principalmente pelo tamanho dos circuitos. Feito isso, foram realizadas simulações buscando ratificar o desenvolvimento dos componentes da parte digital do circuito. O desenvolvimento da parte analógica demandou cuidados especiais com a tensão de offset, capacitâncias parasitas e casamento de componentes. Como exemplo, pode ser citada a técnica utilizada para tratar o problema da tensão de offset no comparador e no amplificador operacional. A simulação utilizada para verificar o bom funcionamento do corretor de offset foi a análise de Monte Carlo. Esse método é um processo iterativo que irá variar os

17 3 parâmetros dos componentes seguindo uma determinada regra de variabilidade aleatória. Os outros módulos também foram simulados, porém utilizando simulações mais tradicionais. Finalizadas essas duas partes, ainda foi necessário realizar as conexões presentes entre esses módulos já projetados. Feito isso, foi possível simular o circuito como um bloco único para a análise do resultado final. 1.3 DESCRIÇÃO No Capítulo 2 serão apresentados os conceitos básicos sobre ADCs e as principais características dos blocos que fazem parte do ADC-SAR. No Capítulo 3 será apresentado um estudo inicial sobre o ADC projetado e serão fornecidas informações básicas do processo de integração. No Capítulo 4 será realizada uma análise mais detalhada do projeto, apresentando um estudo a partir dos componentes mais básicos empregados, os transistores. No Capítulo 5 serão apresentadas as simulações de todos os componentes que fazem parte do ADC. No Capítulo 6 serão analisados de maneira geral os resultados obtidos no capítulo anterior. No Capítulo 7 será apresentada uma breve conclusão sobre o trabalho. No Capítulo 8 serão definidos os próximos objetivos da implementação aqui apresentada.

18 4 CAPÍTULO 2 2 TEORIA O presente capítulo busca discorrer sobre os principais aspectos da conversão analógica-digital por aproximações sucessivas, buscando apresentar a ideia por trás do seu algoritmo e os blocos principais que fazem esse procedimento possível de ser realizado. 2.1 CONVERSÃO ANALÓGICO-DIGITAL A conversão analógica digital é um processo eletrônico no qual um sinal analógico é transformado em seu equivalente digital. Esse procedimento pode ser dividido em dois estágios: amostragem e quantização. Esse primeiro estágio será responsável por obter uma amostra do sinal contínuo, que será utilizado até o final da conversão. Esse processo deve ser realizado em intervalos regulares, T s, para garantir a periodicidade do espectro de frequência [4]. É importante que a frequência do sinal de entrada e a frequência de amostragem respeitem o teorema de Nyquist-Shannon [4], para que não ocorra o efeito de aliasing. É durante o processo de quantização que o sinal discreto obtido pela amostragem será convertido para uma informação digital. Essa informação será armazenada em um vetor de N bits. Um maior número de bits representará um erro de quantização menor [4]. 2.2 PARÂMETROS ESTÁTICOS Os parâmetros estáticos são as especificações do ADC os quais podem ser determinados em baixas frequências, ou até mesmo com tensões constantes. Entre esses parâmetros podem ser citados a precisão, a resolução, a faixa dinâmica, o offset, o erro de ganho, a não-linearidade diferencial e a não-linearidade integral. Para esta seção foi utilizado como referência o trabalho apresentado em [5] PRECISÃO O erro total presente na conversão de um nível de tensão conhecido, considerando o erro de quantização, erro de ganho, erro de offset e as não-linearidades definirão o que é conhecido como precisão do conversor. Precisão é um parâmetro que busca avaliar a eficiência da conversão de uma maneira geral RESOLUÇÃO A quantidade de bits do vetor de saída do ADC corresponde à sua resolução. Em uma conversão de N bits, a tensão de referência é dividida em 2 N 1 intervalos. Dessa

19 5 forma, o bit menos significativo possui o seu valor definido, assim como o erro de quantização. A resolução não irá definir a precisão do circuito FAIXA DINÂMICA Faixa dinâmica é a razão entre a maior tensão na saída do conversor (tensão de referência) e a menor tensão possível na saída do conversor (bit menos significativo). Esse valor pode ser encontrado em (2.1). Faixa Dinâmica (em db) = 20 log 10 2 N 6N (2.1) ERRO DE GANHO É o desvio entre a inclinação da curva característica ideal e a curva característica real. Essa inclinação é interpolada através de uma reta que possuirá o zero e o limite máximo da escala para cada modo de operação. Essa análise é feita desconsiderando a tensão de offset. O erro de ganho é facilmente corrigido através de calibragem ERRO DIFERENCIAL DE NÃO-LINEARIDADE (DNL) É a variação no comprimento dos degraus analógicos do conversor. Em um conversor ideal, os tamanhos dos degraus são constantes e iguais a V LSB. Dessa forma, o DNL seria igual a zero sempre. A Figura 2-1 apresenta dois casos diferentes de DNL. (2.2) negativo, Degrau < V LSB DNL = { positivo, Degrau > V LSB 0, Degrau = V LSB Figura 2-1: Erros de não-linearidades e falha de código do ADC [5].

20 ERRO INTEGRAL DE NÃO-LINEARIDADE (INL) É a distância entre o ponto médio do degrau de sinal analógico e a curva característica ideal. Para um conversor ideal, todos os pontos médios seriam atravessados por essa curva característica. Isso corresponderia a um INL igual a zero sempre. Uma outra abordagem é utilizar a reta que melhor se encaixa nos níveis de transição do ADC. Este método é mais preciso, pois leva em consideração os erros de ganho e a tensão de offset. Na Figura 2-1 foi apresentada a abordagem utilizando a curva ideal para cálculo da INL ERRO DE QUANTIZAÇÃO Erro de quantização é um problema que afeta até mesmo os conversores ideais. As tensões de referências determinam um intervalo infinito de valores (sinal analógico) que serão mapeados em um intervalo finito de valores (sinal digital). Portanto, valores diferentes no domínio contínuo podem ser convertidos para um mesmo valor no domínio discreto, ocorrendo perda de informação nesse processo. Em uma conversão de N bits, a saída do conversor deverá ser um dos 2 N valores possíveis. O menor valor na saída do conversor será o seu bit menos significativo (LSB). O erro de quantização para uma conversão de N bits é dado por (2.3) ERRO DE OFFSET ε quantização = V LSB 2 = V REF 2 N+1 (2.3) Em ADCs por aproximações sucessivas, o erro de offset irá causar apenas um deslocamento na curva de conversão, porém não irá influenciar na linearidade do circuito, pois este erro é independente do sinal aplicado. Esse problema pode ser atenuado através de calibragem. Figura 2-2: Relação entre o offset e a saída digital do circuito.

21 7 Como pode ser observado na Figura 2-2, o acréscimo da tensão de offset na entrada do conversor faz com que um sinal analógico, que deveria ser convertido em um determinado sinal digital, passe a ser convertido para outro valor. A tensão de offset na entrada funciona como uma fonte de tensão em série com o sinal a ser convertido. V real = V in + V offset (2.4) FALHA DE CÓDIGO Falha de código corresponde à situação em que um valor digital que idealmente deveria existir, na prática não exista. Uma condição suficiente para que não ocorra esta falha é que todos os códigos possuam DNL maior que -1, pois este valor corresponde à ausência de degrau naquela região. Uma segunda interpretação é que um outro código possui DNL muito grande. Como no caso da Figura 2-1 em que ocorre falha do código 100, causado pelo grande DNL do código PARÂMETROS DINÂMICOS A análise do comportamento do conversor no domínio da frequência é de grande importância. A resposta em frequência do conversor e a velocidade de resposta definem os parâmetros de medidas dinâmicos RAZÃO SINAL-RUÍDO A razão sinal-ruído (SNR) é a razão entre o nível de potência na entrada (P S ) e a potência total do ruído (P N ). SNR = 10 log 10 P S P N (2.5) Considerando na entrada um sinal senoidal, em que sua amplitude ocupe toda a faixa dinâmica, teremos assim o nível de potência na entrada dado em (2.6). Em um ADC ideal, o único ruído existente é o erro de quantização. 2 P S = V inmax = ( 2N 2 V LSB 2 2 ) 2 P N = V error = ( V 2 LSB 12 ) (2.6) (2.7) A SNR do ADC ideal é encontrada ao substituir P S e P N na equação (2.5). 2N V LSB 2 2 SNR = 20 log 10 V LSB 12 = 6,02N + 1,76 (2.8)

22 RAZÃO SINAL-RUÍDO-DISTORÇÃO A razão sinal-ruído-distorção (SINAD) é a razão entre o sinal de entrada e o ruído do circuito somado com as componentes harmônicas do sinal de entrada. SINAD = 20 log NÚMERO EFETIVO DE BITS V in V ruído + V HD (2.9) É uma medida obtida através da SINAD. É mais utilizada que a SINAD, pois apresenta o seu resultado em bits. A ENOB é obtida através de (2.10). ENOB = (SINAD 1,76) db 6,02 db (2.10) FAIXA DINÂMICA LIVRE DE ESPÚRIOS A faixa dinâmica livre de espúrios (SFDR) é definida como a razão entre o sinal de entrada e a tensão do maior pico de espúrio. SFDR = 10 log 10 V in V espúrio (2.11) 2.4 ADC-SAR A arquitetura genérica de um ADC-SAR consiste de quatro blocos principais, um DAC, um comparador, um registrador de aproximações sucessivas e um circuito Sample- Hold. Na Figura 2-3 é ilustrado o diagrama de blocos desse circuito. Figura 2-3: Diagrama de blocos de um ADC-SAR genérico. Os ADCs por aproximações sucessivas utilizam um método de conversão muito parecido com o algoritmo de busca binária, como pode ser visto na Figura 2-4. Em uma conversão de N bits, esse algoritmo seria aplicado uma vez para cada bit. Inicialmente, o DAC interno irá gerar um sinal equivalente ao valor médio das duas tensões de referência.

23 9 Então, a tensão na saída do DAC é comparada com o sinal de entrada. O valor do bit na saída do ADC e o valor de tensão na saída do DAC da próxima iteração serão definidos pela saída do comparador [6]. Esse processo continuará de maneira iterativa, começando do MSB até definir o LSB. Figura 2-4: Algoritmo de funcionamento de um ADC-SAR. O seu tempo de conversão é moderado, pois necessita apenas de N ciclos de clock, para qualquer valor analógico na entrada do conversor. O tempo de conversão, desconsiderando o tempo de amostragem, é dado por (2.12). T C = N T ck (2.12) CIRCUITO SAMPLE-HOLD Existem dois parâmetros de uma conversão analógico-digital que sempre devem ser especificados, a frequência de amostragem e o período de conversão. A taxa de

24 10 amostragem deve respeitar a frequência de Nyquist, ou seja, devemos amostrar com pelo menos o dobro da máxima frequência do sinal. Esse sinal amostrado será a entrada do ADC, e para que a conversão ocorra de maneira correta é necessário que o mesmo permaneça constante durante todo o período de conversão. O período de conversão é, em geral, menor que o período de amostragem. O uso do circuito Sample-Hold da Figura 2-5 é justificado exatamente por esses dois parâmetros citados. O sinal de controle da chave S estará sincronizado com o clock do conversor. No momento em que essa chave fechar, o sinal de entrada V in será aplicado ao capacitor. Esse sinal estará retido no capacitor imediatamente após a abertura da chave, permanecendo assim até que a conversão termine. Figura 2-5: Circuito Sample-Hold O CONVERSOR DA O DAC convencional é formado por uma matriz de capacitores que possuirá uma capacitância equivalente que crescerá exponencialmente com o número de bits da conversão, como pode ser visto na Figura 2-6. O valor de sua capacitância é dado por (2.13). Onde N é o número de bits da conversão, C eq é a capacitância equivalente e C é a menor capacitância na rede. C eq = 2 N C (2.13) Figura 2-6: Matriz de capacitores de um DAC genérico. Na primeira iteração do algoritmo teremos V DAC = V REF 2, pois apenas o bit mais significativo é igual a 1, portanto D N 1 = 1. O sinal na saída do DAC será comparado com o sinal amostrado pelo Sample-Hold, no caso V in. Em caso de V in > V DAC, o bit que

25 11 está sendo analisado será mantido em 1 e o V DAC da próxima iteração é dado por (2.14), do contrário este bit seria alterado para 0 e o V DAC seguinte seria (2.15). Em ambos os casos D N 2 passará a ser 1. Este algoritmo será repetido até que o bit menos significativo seja encontrado. V DAC = V REF 2 + V REF 4 = 0,75 V REF (2.14) V DAC = V REF 4 (2.15) Com isso, pode ser observado que o principal papel deste bloco é fornecer os níveis de tensão que serão comparados com o sinal de entrada do conversor. Para isso ser possível, o sinal de entrada será amostrado e a tensão de referência será aplicada a determinados capacitores da rede. Estes capacitores serão selecionados de acordo com a lógica de controle presente no registrador de aproximações sucessivas. A equação geral da saída do DAC é dada por (2.16). N 1 V DAC = D k 2 N 1 V REF k=0 (2.16) Essa necessidade de carregar/descarregar os capacitores da rede faz com que esse bloco seja o maior responsável pelo consumo de potência de um ADC-SAR [3]. De acordo com [7], a potência drenada a partir das tensões de referência é definida pela equação (2.17). P REF = C 2 eqv REF (2.17) 2T s Na Figura 2-7 está sendo exemplificado o comportamento da saída do DAC para uma conversão de 4 bits. Foi considerado que V REF = 1,6 V e V in = 0,45 V, gerando na saída do conversor um valor binário B OUT = O erro de quantização associado a essa conversão é igual a ± 0,5 V LSB. Figura 2-7: Comportamento de V DAC para V REF = 1,6 V e V in = 0,45 V.

26 COMPARADOR A principal função do comparador é decidir qual das duas tensões em seus terminais é a maior. Considerando o diagrama de blocos da Figura 2-3, teremos na saída do comparador o seguinte comportamento: V C = { V DD, V + > V (2.18) V SS, V + < V Para a realização de uma conversão precisa, é necessário que a resolução do comparador seja maior que a resolução do conversor como um todo. A arquitetura mais comum para implementar este bloco é através de um ou dois blocos pré-amplificadores seguido por um estágio de track-and-latch. O papel do primeiro estágio é aumentar a resolução do comparador, enquanto a principal função do segundo estágio é reter o sinal lógico de sua saída até o próximo pulso de clock. Figura 2-8: Diagrama de blocos do comparador. O latch possui grande tensão de offset, portanto, o sinal em sua entrada deverá ser amplificado. O uso desse pré-amplificador não apenas irá diminuir a tensão de offset, como também irá atenuar os efeitos de kickback, pois o conjunto pré-amplificador-latch forma um comparador com histerese. Buscando diminuir o erro causado pelo efeito de corpo, a entrada do pré-amplificador é implementada com transistores PMOS. Figura 2-9: Tensão de offset em circuitos com múltiplos estágios de ganho. A T = A 1 A 2 (2.19) V os = V os1 + V os2 A 1 (2.20)

27 REGISTRADOR DE APROXIMAÇÕES SUCESSIVAS Este bloco é o responsável pela lógica de controle presente em um ADC-SAR. Em geral, existem duas abordagens diferentes para projetar o registrador de aproximações sucessivas (SAR). A primeira topologia, proposta em [8], consiste de um contador em anel e um registrador de deslocamento. São utilizados pelo menos 2N flip-flops nesse tipo de implementação. A segunda topologia, apresentada em [9], demandará apenas N flip flops e uma determinada lógica combinacional. A lógica de controle presente no SAR será responsável por determinar o funcionamento das chaves da rede de capacitores do conversor DAC, consequentemente, definindo a tensão na saída deste bloco para a iteração seguinte. Além de sua importância devido à lógica de controle, esse bloco também será responsável por ser a saída do conversor, onde os bits de saída são determinados de acordo com o resultado apresentado pelo comparador.

28 14 CAPÍTULO 3 3 PROJETO DO CONVERSOR AD Este capítulo buscará discorrer sobre o funcionamento do conversor projetado e dos seus principais blocos. Assim como os conversores convencionais, a estrutura proposta apresentará quatro blocos principais, porém com suas devidas particularidades. 3.1 CONSIDERAÇÕES INICIAIS Este projeto exigirá sinais externos que o ajudem a coordenar as suas ações. Os conversores convencionais usam geralmente apenas um clock, porém nesse trabalho serão necessários quatro sinais auxiliares, sendo três sinais de fase e um de Reset (R). Figura 3-1: Sinais auxiliares do conversor. A duração de cada sinal auxiliar está sendo fornecida na Tabela 3.1. O Reset (R) permanece em nível lógico alto apenas durante a primeira ocorrência da sequência de chaveamento (FAx, FBx e FCx). A quantidade de vezes que essa sequência é repetida depende diretamente do comprimento da conversão (N). Essa quantidade é igual a (N + 1) e determinará o período de conversão considerando a amostragem do sinal de entrada, o qual é definido na equação (3.1). Tabela 3.1: Duração dos sinais auxiliares do conversor. Fase Reset FAx FBx FCx Duração T T 3 É possível observar que o Reset (R) equivale à soma das três fases. Essas três fases possuem durações idênticas, porém atrasos distintos, os quais são definidos de modo que não ocorram overlaps entre esses sinais. T 3 T 3 T s = (N + 1) ( T 3 + T 3 + T 3 ) = (N + 1) T (3.1)

29 15 Como esperado, o tempo de conversão de uma amostra é constante e independente do seu nível de tensão. Em uma conversão de quatro bits, os sinais auxiliares se comportariam da forma mostrada na Figura 3-2. Figura 3-2: Comportamento dos sinais auxiliares para conversão de 4 bits. 3.2 FUNCIONAMENTO O circuito desenvolvido apresentará os quatro blocos básicos de um ADC-SAR. O comparador, além de executar sua função fundamental, também será utilizado para a amostragem do sinal de entrada. Uma representação simplificada do circuito projetado é fornecida na Figura 3-3. Contrariando grande parte das implementações já existentes, o trabalho proposto utilizará em seu circuito DAC apenas quatro capacitores chaveados. Um par de capacitores será responsável pela memória do sistema, enquanto o outro par será utilizado como um divisor. O controle do DAC é realizado através da saída do comparador. Essa abordagem não é a mais comum, pois geralmente é utilizada uma determinada lógica de controle a partir do registrador de aproximações sucessivas. Figura 3-3: Representação simplificada do ADC. No início de cada conversão, o sinal de Reset (R) estará em nível lógico alto. Durante esse estado, a entrada negativa estará conectada à saída do primeiro estágio do comparador. O nível de tensão V in estará sendo aplicado na entrada do comparador e será carregado no capacitor que está no terminal negativo desse bloco. A tensão de offset, V os1,

30 16 também será acumulada no capacitor, e este é o mecanismo básico da autocorreção de offset. Terminado o sinal de Reset, será aplicado no terminal positivo do comparador a saída do bloco DAC. Durante a primeira iteração, a tensão V DAC será o valor médio das duas tensões de referência. Com o sinal de Reset em nível lógico baixo, o comparador estará em malha aberta e pronto para analisar os dois sinais de entrada, como mostra a Figura 3-4. Figura 3-4: Comparador durante Reset em nível lógico baixo. O sinal V C é a saída tradicional de todo comparador e será dado seguindo o raciocínio apresentado em (2.18). A outra saída possuirá comportamento inverso e será utilizado como controle do registrador de aproximações sucessivas. Em caso de V CB = 1, portanto V in > V DAC, o bit que está sendo definido durante essa iteração deverá ser mantido em 1. Os sinais da saída do comparador, juntamente com os sinais do gerador de fases, serão responsáveis por realizar o chaveamento adequado dos capacitores do bloco DAC. Na iteração seguinte teremos um novo valor na saída desse bloco, fazendo com que seja possível dar continuidade ao algoritmo. Nas subseções seguintes, serão analisados de maneira mais detalhada cada um desses blocos GERADOR DE FASES Os sinais auxiliares serão pinos externos ao chip. Na Figura 3-5 pode ser observado o circuito utilizado para implementar grande parte dos sinais que farão parte deste bloco. Figura 3-5: Circuito do gerador de fases.

31 17 Observando a Figura 3-5, é possível perceber que através do gerador de fases, será possível diferenciar os sinais de fases A, B e C em dois estados diferentes. Um estado considera todas as suas repetições durante o período de conversão (FAx, FBx, FCx). O segundo estado equivale apenas as repetições em que o sinal de Reset (R) está em nível lógico baixo (FA, FB, FC). Na Figura 3-6 é observado o comportamento desse segundo estado para uma conversão de quatro bits. Figura 3-6: Comportamento das fases FA, FB e FC. Além do circuito da Figura 3-5, também fará parte do gerador de fases o circuito da Figura 3-7. O sinal gerado por este circuito será utilizado para controlar algumas chaves dentro do DAC. Figura 3-7: Circuito utilizado para gerar o sinal D CIRCUITO DAC A tensão de saída do DAC será determinada utilizando apenas quatro capacitores chaveados. Esse número reduzido de capacitores é possível devido aos sinais de controle presentes neste bloco. As chaves internas serão controladas por diversos sinais de fase e pelas duas saídas do comparador. Na Figura 3-8 é ilustrado os sinais de fases e os demais sinais necessários para que seja possível realizar a conversão de maneira correta. Figura 3-8: Sinais do bloco DAC.

32 18 Esse circuito demandará cuidados com o casamento de componentes e técnicas para a redução da tensão de offset na entrada do buffer. Esses tópicos serão abordados apenas nos capítulos seguintes. A Figura 3-9 corresponde ao circuito utilizado para implementar o DAC interno. Figura 3-9: Esquemático do DAC. O início da conversão é marcado pela subida do sinal de Reset. As condições para que as chaves controladas pelo sinal D estejam fechadas são fornecidas pela Tabela 3.2. Isto acontecendo, as devidas tensões de referências serão carregadas nos quatro capacitores deste bloco. Os capacitores Ca e Cc estarão carregados com V REF+, enquanto os capacitores Cb e Cd estarão carregados com o nível de tensão V REF. Essas chaves não serão fechadas novamente até que outra conversão ocorra. Tabela 3.2: Sinal D. R FAx FBx D 0 X X X 1

33 19 Durante a fase FA será definido o valor na saída do amplificador operacional, que também corresponde a saída do DAC interno. Enquanto essa fase permanecer em nível lógico alto, todas as outras estarão em nível lógico baixo. Na Figura 3-10 é apresentado o circuito equivalente durante a fase FA. Figura 3-10: Circuito DAC equivalente durante fase FA. A tensão do nó X será definida através da redistribuição de cargas dos capacitores Ca e Cb. Como o sinal de Reset está em nível lógico baixo, o amplificador operacional estará em malha fechada. Isso faz com que a tensão V DAC seja igual a V X. V X = Ca V Ca + Cb V Cb Ca + Cb = V DAC (3.2) O algoritmo de aproximações sucessivas procura, em cada iteração, determinar em qual metade da escala o sinal analógico está localizado. Portanto, para a primeira iteração será analisada a escala completa, que corresponde ao intervalo de valores definidos pelas duas tensões de referência. Para que a tensão do nó X seja igual ao valor médio das tensões nos capacitores, é necessário que Ca e Cb sejam iguais. V X = C V Ca + C V Cb C + C = V Ca + V Cb 2 = V DAC (3.3) Esse procedimento deve continuar de maneira iterativa, buscando o sinal analógico em metades cada vez menores, como pode ser visto em Figura Figura 3-11: Redução do intervalo de valores possíveis durante conversão.

34 20 A saída do comparador irá determinar se na próxima etapa do algoritmo deve ser considerada a metade superior ou a metade inferior do intervalo de valores. Na iteração seguinte será calculado o valor médio da metade determinada pelo comparador. O algoritmo será repetido até que a conversão termine. Terminada a fase FA, o comparador já realizou a comparação entre o sinal de entrada e a saída do bloco DAC. Dessa forma, ao iniciar a fase seguinte (FB), um novo chaveamento irá ocorrer e o DAC assumirá outra configuração. Na Figura 3-12 é ilustrada a nova configuração do circuito, considerando a saída do comparador durante a primeira iteração igual a zero. Figura 3-12: Circuito DAC equivalente durante fase FB. O V DAC sempre será um dos extremos da iteração seguinte. Esse valor será gravado na memória durante a fase FB. Em caso de V C = 0, um novo extremo inferior deve ser atualizado na memória, portanto é aplicado em Cd esse nível de tensão. Do contrário, seria aplicado no capacitor Cc o novo extremo superior. A tensão na saída do buffer será responsável por carregar esse novo extremo em um dos capacitores. Com o término da fase FB, a memória estará completamente atualizada para a próxima iteração. O valor na saída do DAC é obtido através dos capacitores de divisão, portanto para o bom funcionamento do algoritmo, é necessário que o extremo adequado seja carregado no capacitor Cb. Essa tarefa será realizada durante a fase FC e o DAC tomará a configuração da Figura Figura 3-13: Circuito DAC equivalente durante fase FC.

35 21 A tensão em Ca será alterada apenas durante FA. Portanto, esse capacitor estará armazenando um dos valores extremos do intervalo da próxima iteração, a saída do DAC da iteração em andamento. O resultado na saída do comparador (V C ) irá definir se este valor corresponde a um limite superior ou inferior. Nessa iteração foi obtido V C = 0, portanto, a tensão sobre o capacitor Ca será utilizada como extremo inferior da próxima repetição. O outro extremo será encontrado através de um dos capacitores de memória do circuito. Como se trata de um extremo superior, essa tensão estará armazenada em Cc. O amplificador operacional está trabalhando em malha fechada. Portanto, a tensão em sua saída será igual à tensão sobre o capacitor Cc. O capacitor Cb será carregado com o nível de tensão da saída do buffer. Dessa forma, na próxima ocorrência da fase FA, a tensão de saída do DAC será alterada através de uma nova distribuição de cargas entre os capacitores Ca e Cb, resultando na tensão definida em (3.4). V DAC N = V DACN 1 + V C V Cd + V C VCc 2 se N 2 (3.4) Em (3.4) são utilizadas as variáveis V C e V, C onde a primeira equivale ao valor lógico na saída tradicional do comparador e a segunda é o inverso desse valor lógico. Por exemplo, em caso de V C = V DD, teríamos V C = 1 e V C = 0. O procedimento será repetido até que o último bit seja determinado. A análise para a saída do comparador em nível lógico alto pode ser feita de maneira análoga SAMPLE-HOLD E COMPARADOR DE TENSÃO A amostragem do sinal de entrada e a comparação entre esse sinal e a saída do DAC serão realizadas através de um único bloco, o comparador de tensão. Seguindo as topologias mais usuais para ADCs, esse bloco utilizará um amplificador e um latch. O seu esquemático, desconsiderando o cancelamento de offset no comparador, é fornecido na Figura Figura 3-14: Circuito Comparador e Sample-Hold sem cancelamento de offset. O amplificador possui dois estágios. O primeiro estágio é um amplificador diferencial, o qual possuirá em sua saída um sinal proporcional a diferença entre as duas tensões de entrada. O segundo é um amplificador cascode com carga ativa. Esse estágio é inversor e faz com que o sinal em sua saída esteja saturado no limite superior (V DD ) ou no limite inferior (V SS ).

36 22 O sinal de Reset será responsável por realizar o chaveamento do capacitor de compensação desse amplificador. Essa chave, quando fechada, insere um polo dominante na função de transferência desse bloco. Esse assunto será abordado no Capítulo 4. Além dessa função, é durante o Reset que o sinal de entrada é amostrado através do capacitor no terminal inferior desse bloco. Internamente, esse é o terminal negativo do amplificador diferencial. Com o término do Reset, o amplificador estará em malha aberta e em seu outro terminal estará sendo aplicada a saída do DAC interno. A saída do comparador é determinada durante a fase FA. Esse resultado deve ser mantido até a próxima comparação, pois será utilizado por outros blocos do conversor. O uso do latch é justificado exatamente por isso, pois, para que sua saída seja alterada, é necessário vencer a histerese presente nessa estrutura. O latch consiste em dois inversores lógicos conectados em malha fechada, conforme a Figura Este circuito é conhecido por apresentar dois estados estáveis e possuir duas saídas complementares. Um estado equivalente ao nível lógico alto e um segundo estado que corresponde ao nível lógico baixo. A modificação do estado estável é dependente de uma excitação externa. O sinal externo para alterar o estado estável do latch será o inverso da saída do amplificador. O uso do inversor após o amplificador será explicado durante o Capítulo 4. Figura 3-15: Latch com a malha de realimentação fechada. Durante a fase FA, o latch estará conectado ao restante do circuito e sujeito a modificações, se necessário, do seu estado. Essa fase alternando para nível lógico baixo, o latch estará isolado e o valor em sua saída será mantido através da realimentação positiva presente REGISTRADOR DE APROXIMAÇÕES SUCESSIVAS Esse bloco será implementado através de 2N flip-flops, conforme pode ser visto na Figura Na parte inferior do circuito é utilizado um registrador de deslocamento de comprimento N. O restante desse bloco é implementado através de N flip-flops associados em cascata. A lógica combinacional presente na entrada do primeiro flip-flop do registrador de deslocamento é importante para iniciar o funcionamento desse bloco. No início da conversão, o sinal de Reset estará em nível lógico alto. Dessa forma, o sinal de clear será ativado e as saídas de todos os flip-flops do registrador de deslocamento estarão em nível lógico baixo. Essa é a única condição para que a lógica combinacional apresente nível lógico alto em sua saída. Como pode ser visto na Figura 3-2, a fase FA será iniciada imediatamente após o término do sinal de Reset. Essa fase corresponde ao clock do registrador de deslocamento e será responsável por atualizar a saída dos flip-flops. A primeira ocorrência de FA fará com que a saída D9 seja igual a nível lógico alto, enquanto as outras saídas estarão em nível lógico baixo. Na segunda ocorrência, a saída D8 receberá o sinal presente na saída D9, e esta receberá o nível lógico baixo

37 23 proveniente da lógica combinacional. Esse processo será repetido até que ocorra novamente o sinal de Reset. Isso faz com que o algoritmo retorne ao seu estado inicial. Figura 3-16: Circuito do Registrador de Aproximações Sucessivas. A parte superior do registrador de aproximações sucessivas corresponde aos bits de saída do ADC. Na primeira ocorrência da fase FC, apenas a saída D9 do registrador de deslocamento estará em nível lógico alto. Portanto o único flip-flop a receber o sinal de clock será aquele que possui a saída B9. Esta será atualizada com o valor da saída inversa do comparador de tensão. Na próxima repetição da fase FC, o processo será repetido para a saída seguinte, que corresponde ao próximo bit do vetor de saída do ADC. Esse processo será repetido até que o bit menos significativo seja determinado. 3.3 PROCESSO DE INTEGRAÇÃO O processo de integração utilizado será o IBM 0.18 µm CMOS. Para realizar o equacionamento do circuito, é necessário extrair os parâmetros utilizados por esse processo. O equacionamento adotou as equações da Tabela 3.3.