Conversão AD. Eric Fabris Hamilton Klimach MIC 78

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1 Conversão AD Eric Fabris Hamilton Klimach Sumário Conversores AD Características e limitações estáticas e dinâmicas Topologias e limites de implementação Conversão por sobre-amostragem Sigma-Delta Dithering 2 1

2 Conversores AD Conceito Diagrama em blocos geral 3 Conversores AD Classificação Topologias Clássicas: integrador de corrente (8-20 bits, Hz-kHz) aproximações sucessivas (8-12bits, Hz-MHz) flash (MHz-GHz) semi-flash (MHz) pipeline e folding (MHz-GHz) sigma-delta (Hz-MHz) 4 2

3 Conversores AD Curva Ideal Relação ideal de conversão Erro de quantização!!! 5 Conversores AD Características Características Estáticas: Resolução: menor variação de sinal que pode ser percebida pelo ADC Erro de offset: tensão de entrada que fica no centro da faixa correspondente ao código digital 0 (zero) Erro de ganho: refere-se à diferença entre o valor de entrada que provoca a última transição do conversor, com o valor atribuído ao fundo-deescala (ideal) 6 3

4 Conversores AD Características Características Estáticas: Erro de Linearidade Integral (INL): desvio máximo da curva real, em relação à curva ideal de resolução finita, dado em LSBs. Erro de Linearidade Diferencial (DNL): variação diferente de 1 LSB entre códigos contíguos (pode provocar códigos perdidos, que nunca aparecem na saída do conversor) (in)precisão: refere-se aos erros não sistemáticos introduzido pelo ruído dos componentes do conversor, dos sinais de chaveamento digital, variações da temperatura, etc... 7 Conversores AD Características Características Dinâmicas: Tempo de Conversão: tempo necessário para que um novo valor de entrada seja amostrado e convertido, e seu código correspondente apresentado na saída Relação Sinal/Ruído (SNR): relação entre a amplitude da representação digital do sinal em fundo-de-escala com o ruído médio (quantização+intrínseco) Distorção harmônica (SFDR, SINAD) 8 4

5 Conversores AD Erros Típicos Erros de offset e ganho 9 Conversores AD Erros Típicos Não-linearidade Integral e Diferencial 10 5

6 Conversores AD S&H Jitter de fase do amostrador: Se o erro de fase é aleatório, o resultado é um ruído acrescido ao sinal amostrado. Efeito do jitter de fase, comparado ao ruído de quantização, em função da frequência do sinal. 11 Introdução Quadro comparativo Resolução [Bits] Oversampling Aproximação Sucessivas, Algorítmicos 1 nível / T CLK 1 word / (OSR.T CLK ) 1 bit / T CLK Flash, Pipeline, Time-interleaved, Folding, Interpolating 1 word / T CLK 1k 10k 100k 1M 10M 100M 1G BW [Hz] Ref - S. Chen, R. Brodersen, A 6-bit 600-MS/s 5.3-mW Asynchronous ADC in 0.13-μm CMOS: IEEE J. of Solid-State Circuits, Vol. 41, No. 12, December

7 ADC Rampa Simples Rampa Simples: Muito simples (baixo custo) Pouca área e lento (1 LSB por Tck) Linearidade da rampa reflete linearidade do conversor Contador começa a contar para VRamp = 0 Contador para de contar em VRamp = VIn 13 ADC Rampla Simples Vantagens Baixa complexidade Intrinsecamente monotônico INL depende da linearidade da rampa e não de casamento entre dispositivos (mismatch) Desvantagens Lentos 2 N pulsos de clocks para converter N bits Geração de uma rampa precisa (slew-rate) muito difícil para ADCs de alta resolução Necessita de calibração V In x V Ramp Alternativa: Dupla ou Múltiplas Rampas 14 7

8 Rampa Dupla (integrador): ADC Rampa Dupla Passo 1: Vin é integrado por um tempo fixo ( 2 N xt clk ) Passo 2: Vx é des-integrado com Vref até Vx = 0 15 ADC Rampa Dupla H. Conversores Klimach AD e DA 16 8

9 ADC Rampa Dupla Vantagens É em primeira ordem independente da constante de tempo do Integrado e do período do clock. Muito linear, ainda que C e R não o sejam Baixa área consumida; baixo custo Alta resolução e precisão (instrumentação de bancada) Ruído da rede (60Hz) pode ser eliminado selecionando um T clk múltiplo do período da rede. Desvantagens Tempo de conversão longo - 2x2 N xtclk Offset do OPAmp do Integrador resulta em erro de offset do ADC (pode-se incluir auto-zeramento de offset) Ganho finito do OPAmp se reflete no INL Muitos (maioria) Voltímetros Digitais utilizam este tipo de conversor. 17 Conversores AD Rampa Dupla Integrador a capacitor chaveado 18 9

10 ADC Aprox. Sucessiva Conversor do tipo algoritmico Compara saída de DAC com sinal de entrada Código de entrada do DAC determinado por circuito lógico Vin + - Lógica Relógio Bloco Lógico: Se contador: rampa Se up/down: tracking SAR: aproximações sucessivas DAC NBits Código de saída 19 ADC Aprox. Sucessiva Populares pela simplicidade de projeto e velocidade de conversão É uma busca binária, onde N ciclos são necessários para N bits de resolução 20 10

11 Exemplo: ADC 6 Bits Vin = 5/8 Vref 21 ADC Aprox. Sucessiva Linearidade depende do DAC Offset depende do comparador e do DAC Velocidade depende do tempo de estabilização do DAC (principal) e do tempo de comparação Algoritmo exige que Vin não varie durante o processo de conversão (sample&hold) 1 bit Tclock Tempo de conversão é N x Tclock (muito mais rápido que os integradores) DAC da mesma resolução que o ADC Velocidades Moderadas (SAR 18bits@2MS/s) 22 11

12 ADC Aprox. Sucessiva DAC Redistribuição de Cargas Aproximação sucessiva capacitivo fase 1 todos os capacitores são carregados para Vin o comparador é zerado Vx é resulta zero. o array de capacitores faz o papel de S&H 23 ADC Aprox. Sucessiva Aproximação sucessiva capacitivo fase 2 abre-se S2 tirando o comparador do reset todos os capactiores vão a GND => Vx = -Vin muda-se S1 para Vref, para varrer um bit por vez 24 12

13 ADC Aprox. Sucessiva Aproximação sucessiva capacitivo fase 3 O maior capacitor vai para Vref => Vx= -Vin+Vref/2 Se Vx negativo (Vin>Vref/2) => b1=1 (mantem-se o capacitor conectado). Senão => b1=0 e passa-se o capacitor para GND repete-se com cada bit, até o LSB 25 ADC Aprox. Sucessiva Aproximação sucessiva com escalamento de tensão e carga Conversores AD e DA 26 13

14 ADC Aprox. Sucessiva Fase 1: SF é fechado e Vin é aplicado a todos os capacitores através de SB (sample&hold) Fase 2: SF é aberto (libera comparador) e o processo de aprox. sucessiva começa no divisor de tensão, procurando o segmento onde a tensão Vin melhor se aproxima Fase 3: SA e SB são travadas neste segmento e a aprox. sucessiva começa a ser executada nos capacitores, de modo a refinar o processo 27 Conversores AD Algorítmico Conversor Algorítmico Multiplica o erro por 2 a cada passo, acomodando-o dentro da faixa de conversão (+Vref/2 a Vref/2) 28 14

15 Conversores AD Algorítmico A cada ciclo os capacitores são descarregados. 29 ADC - Flash Conversor Paralelo Saída Digital Fontes de Erro Entrada do Comparador Vos Capacitância de Entrada (não linear) Feedthrough Vin para rede de referência (Capacitâncias parasitas) Ruído de transição (interfere na referência) Tempo de amostragem dependente do sinal. Saída do comparador sparkle codes ( ) Meta estabilidade 30 15

16 Conversores AD Flash 31 ADC - Flash Estratégia típica de codificação da Saída 32 16

17 ADC - Flash Erro - Sparkle Code 33 ADC - Flash Codificador tolerante a um erro de Sparkle Code Protege contra um Sparkle Code Estratégia para aumentar a imunidade a este tipo de erro é aumentar o número de entradas da porta NAND 34 17

18 ADC - Flash Metaestabilidade Cada Gate interpreta X de forma diferente. Saída correta: 0100 Saída errada: 0110 Possíveis soluções: Colocar registradores na saída do comparado (aumento de potência) Codificação Gray 35 Conversores AD Flash Maneira clássica de se ter velocidade (é o mais rápido! Converte em 1 ciclo) 2 n resistores, 2 n -1 comparadores Muita área Capacitância de entrada enorme Enorme consumo de potência Grande sensibilidade ao offset do comparador (limitante de resolução: 6~7 bits) 36 18

19 Conversores AD Flash Impacto do Vos dos comparadores na linearidade do conversor: todos os comparadores precisam ter Vos menor que 0,5 LSB para que não ocorram códigos perdidos 37 Conversores AD Flash Consumo de área Flash x Aprox. Sucessiva 38 19

20 Conversores AD 2 Step Flash 2 step flash ou sub-ranging converter 39 Conversores AD 2 Step Flash 2 step flash ou sub-ranging converter Reduz-se velocidade para ganhar em área Menor número de comparadores (2x 2 n/2-1 contra 2 n -1 no flash), menor potência, menor capacitância de entrada Todos os componentes devem ter resolução equivalente à total do conversor Pode-se usar correção digital (bits redundantes p/ ajuste das faixas) 40 20

21 Conversores AD 2 Step Flash 2 step flash converter c/ correção digital 41 Conversores AD 2 Step Flash Conversão de volta para analógica, do valor digital resultante (AD+DA juntos) 42 21

22 Conversores AD 2 Step Flash Conversão de volta para analógica, do valor digital resultante (AD+DA juntos) Mais simples!!! 43 Conversores AD Pipeline Semelhante ao 2-step, mas com vários estágios independentes operando simultaneamente 44 22

23 Conversores AD Pipeline 45 Conversores AD Pipeline 46 23

24 ADC Time-interleaved M conversores AD operam em paralelo, com amostras defasadas no tempo 47 ADC Time-interleaved A velocidade é multiplicada por M!!! O descasamento entre os canais aparece na saída como o acréscimo de tons (distorção harmônica) Se M for elevado e a seleção aleatória, o descasamento entre canais (não-linearidade dos conversores) aparece como ruído na saída 48 24

25 Conversores AD Interpolação 49 Conversores AD Interpolação Funcionamento semelhante ao Flash e tão rápido quanto Menos pares diferenciais ligados à Vin Todos os comparadores têm o mesmo threshold, facilitando seu projeto (pode-se até utilizar latches) Pode-se usar redes de MOSFETs ou espelhos de corrente para implementar a interpolação 50 25

26 Conversores AD Interpolação Interpolação implementada com espelhos de corrente MOS 51 Conversores AD Folding 52 26

27 Conversores AD Folding Funcionamento semelhante ao Flash e tão rápido quanto A característica não-linear dos blocos de folding permite que cada comparador possa ser utilizado em mais de um segmento de discretização A lógica digital converte a sequência de bits dos comparadores 53 A célula não-linear básica Conversores AD Folding 54 27

28 Conversores AD Conclusão Guia de orientação rápida Baixa a média velocidade, alta resolução Integrador Média velocidade, média resolução Aproximações sucessivas Alta velocidade, baixa a média resolução Flash, semi Flash Oversampling Algoritmico Folding Pipeline Time - interleaved 55 Comparadores Comparador Saída Digital Bloco com peso importante na grande maioria dos ADCs Função: Comparar dois valores instantâneos de sinais analógicos e gerar uma saída digital em baseada no sinal da diferença 56 28

29 Comparador Arquitetura de Comparadores Amplificador diferencial com alto ganho e saída unipolar com alta excursão de saída (digital) Saída compatível para drive de circuitos lógicos Operação em laço aberto não há necessidade de compensação em frequência Precisão de ganho não é necessária Comparadores com registrador: em resposta a um sinal de enable (borda de relógio), o estágio de entrada é desabilitado e o sinal digital é armazenado na saída Duas estratégias: Comparador somente com latch Amplificador de baixo ganho + latch de alta sensibilidade Comparadores amostrados Entrada T/H Cancelamento de offfset 57 Data Converters Comparator Professor Y. Chiu EECT 7327 Fall 2012 Accuracy (offset, noise, resolution) Settling time (tracking BW, regeneration speed) Sensitivity (gain) Design Considerations Metastability (any decision is better than no decision!) Overdrive recovery (memory) CMRR Power consumption 58 29

30 Comparador Comparador com Amplificador de Alto Ganho V in (min resolução ADC ) é amplificado até VDD Exemplo ADC de 12 bit com: VFS = 1,5V - 0,5 LSB = 0,18mV VDD = 1,8V Amin > Comparador Comparador com 1 estágio de amplificação O GBW de um amplificador em uma dada tecnologia é função tipicamente da máxima ft do dispositivo

31 Comparador Especificações Exatidão / Accuracy (offset, ruído, resolução) Settling time (tracking BW, regeneration speed) Sensibilidade (ganho) Metaestabilidade (um valor definido é melhor que indefinição) Overdrive recovery (Efeito memória) CMRR Potência Consumida 61 Comparador Cascata de amplificadores iguais 62 31

32 Comparador Pré-amplificador Pull up V i + V o + Pull-up M 1 M 2 V o - V i - A V g g m1 ml p PMOS diodepull up: μn μ W L 1 W L L Resistorpull up: A V g m1 R L NMOS pull-up suffers from body effect, affecting gain accuracy PMOS pull-up is free from body effect, but subject to P/N mismatch Gain accuracy is the worst for resistive pull-up as resistors (poly, diffusion, well, etc.) don t track transistors; but it is fast! 63 Comparador Cascata de N amplificadores iguais Exemplo: N=4 Atotal = fon = 430 fo

33 Comparador Cascata de Amplificadores em Laço Aberto 65 Comparador Influência do Vos em cascata de amplificadores V os1 V os2 V os3 Estágios Individuais A 1 A 2 A 3 V os Vos Total referenciado à entrada A 1 A 2 A 3 A A A A V T os Vos2 Vos3 Vos1 A A A

34 Comparador Comparadores latch 67 Comparador com Latch A amplificação do dada pelo comparador não precisa ser linear Pode-se utilizar um processo regenerativo (realimentação positiva) para melhorar a resposta. Necessita de reset a cada nova comparação

35 Comparador Latch Overdrive Recovery Test Φ Φ V i V i = V FS Vi = -LSB/2 V i V i = V FS V i = LSB/2 V o V o + V o - V o V o V o - Case I Case II A small input (±0.5 LSB) is applied to the comparator input in a cycle right after a full-scale input is applied; the comparator should be able to resolve to the right output in either case memoryless 69 Comparador Latch Latch Simples Pode apresentar problemas com alto Vos. Podendo a chegar a 100mV

36 Comparador Latch Emprego de um pré-amplificador para reduzir a influência de VosLatch 71 Comparador Latch Pré-amplificador + Latch 72 36