Autores: MSc. Marcos Luiz Mucheroni Dr. José Hiroki Saito RES\JMO

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1 ~~ Mu~TIPROCESSADOR ORTOGONAL USANDO DS?s Autres: MSc. Marcs Luiz Mucherni Dr. Jsé Hirki Sait RES\JMO Este trabalh mstra uma prpsta de implementaçã de Multiprcessadr Ortgnal (OMP) usand quatr p~cessadr es TMS partilhand 16 mduls de memória dispsts em lir.has u clunas, e uma interface barrament EISA usand utrs dis TMS cm memória glbal de 4 MWrds expansiveis. ABSTRACT This paper shws a prpsal f implementatin f Orthgnal Multiprcessar (OMP) using fur prcessrs TMS sharing 16 mdules f memries dispsed in rws r clumns, and a interface EISA- bus using thers t w TMS with 4 MWrds f glbal memry and 4 MWrds f expansible lcal memry. Endereç: UFSCar - Departament de Cmputaçã Via Washingtn Luis, Km. 235 Cx.Pt Fax: (0162) 712ü81 Telefne: (0162) E-:\1ail: l:fscarc BrFape~p. B i t:\"n subjt.cl : P E>niuha

2 1. INTRODUçAO Muitas arquiteturas cm mem6ria partilhada tem surgid ns óltims ans, cada uma cm tplgias especificas, cm vantagens e desvantagens, entre elas: sistemas diretamente cnectads, cnexã crssbar e redes multi-estagies. Ans atras, três grups independentes desenvlveram arquiteturas similares [Buehrer82), (Hwang85) e (Schersn87), feitas cm arranjs bi-dimensinais de memórias partilhadas cm capacidade para abrdar mem6rias cncrrentemente sem cnflit. Os dis trabalhs mais recentes implementam cnceit de multiprcessadr cm acess à memória rtgnalmente partilhada. Tal arquitetura ficu cnhecida cm "Sistema Multiprcessadr Ortgnal" (OMP: Ortgnal MultiPrcessr). Este sistema permite prgramar uma grande classe de algritms matriciais que incluem: sistemas lineares, algebra matricial, prcessament de sinais, imagens, gràfics e equações diferenciais parciais (PDEs). Um trabalh recente [Hwang89) prcura mstrar desempenh da OMP para estes tips de algritms. A arquitetura OMP surge numa épca nde a tecnlgia VLSI tem um grande impuls, cm sfisticads prcessadres que suprtam memórias de grande capacidade (acima de 1 Gigabyte), cm dispsitivs que permitem facilmente paralelism de prcessadres. A principal cntribuiçã deste trabalh esta na prpsta de uma arquitetura OMP utilizand um tip de Prcessadr Digital de Sinais (DSPs), DSP 32040, da Texas Instruments. 2. CARACTERIZAçAO DO PROCESSADOR DIGITAL DE SINAIS. O DSP (Digital Signal Prcessr) é um micrprcessadr cm grande capacidade de manipulaçã de sinais digitalizads. Dentre as suas capacidades, em geral, incluem: multiplicaçã ràpida, facilidade de manipulaçã de pactes de dads (RAMs internas), geraçã de endereçs de md especial para liberar a ULA, dispsitivs de cmunicaçã de dads ràpids, etc.

3 585 ~ cas d DSP 32040, destacare- se dentre utrãs vantagens: (a) execuçã de funções aritméticas incluind multiplicaçã em um cicl de CPU; (b) deslcament em ptências de 2 (deslcament em barril); (c) funções de transferência de dads diret da memória (6 canais de DMAJ; (d) seis canais de cmunicaçã rápids (5 MWrds / s) cm arbitraçã interna, cm duas FIFOs de entrada/ saida de 8 palavras; (e) pipeline n cicl de execuçã de instruções, e (f) duts separads de acess a duas memórias externas: lcal e glbal. Dis registradres (IRO e IRl) das unidades aritméticas auxiliares (ARAUO e ARAUl) pdem gerar dis endereçs num cicl simples, suprtam endereçament cm deslcament, i ndexad e bit-revers. A figura 1 mstra uma visã geral d DSP: [E] ltll '""' 'J.ll DO& TA DAOOit\ Q.lriCIOirl 0 c. r L ( Cfl,,,. llt c"'' c... \M:V7 QfQ -'"U''.,., (C [TI E1 I c:- I B:J [YJ lyj (n I ~ Figura 1 - O prcessadr TMS

4 A ARQUITETURA OMP COM USO DO DSP A arquitetura OMP aplica-se para nümer pequen e mderad de paralelism, de 4 a 256 prcessadres. A cmplexidade d cntrle da OMP é significativamente pequena em relaçã a muits mutiprcessadres existentes, devid as mds de peraçã restrits, impsts 'pela rtgnalidade. Os prcessadres DSP tem dis duts de acess à memória independentes. Os duts lcais sã usads para abrdar as linhas em cnjunt de quatr móduls, alternadamente; s duts glbais sã usads para abrdar s cnjunts de quatr móduls em clunas,de md que cada prcessadr enderece sua linha u cluna. As prtas de cmunicaçã sã usadas para cnectar s prcessadres, de tal frma que para cmunicar cm prcessadr i usa-se canal Cm i. Os canais CmO e CmS ds 4 prcessaprcessadres sã usads para cmunicar cm s prcessadres de interface cm hspedeir na rdem de dispsiçã das UCPs. A figura 2 da um esquema da implementaçã d OMP usand TMS. Figura 2 - Multiprcessadr Ortgnal usand TMS

5 587 4, INTERFACE COM BARRAMENTO EISA. Para implementaçã da entrada e saida cm hspedeir esclheu-se barraments ISA estendids (EISA), usand dis DSP 32040, cada um cm memória lcal (4 MWrds expansiveis), glbal (4 MWràs) e móduls de EPROM para carregament inicial (Btl. Uma lógica de cntrle, endereç e arbitrament permite a intercnexã n barrament d hspedeir. Quatr canais de cmunicaçã pr DSP permitem a cmunicaçã cm OMP. O DSP tem à dispsiçã a transferência pr DMA de blcs d e dads de uma memória para utra, transparente à CPU. Iss faz cm que a trca de dads entre dis pares de prcessadres seja facilitada, ns prcessadres de interface, mas principalmente quand algritm faz acess rtgnal às memórias, cm frequência baixa de trca de acess linha/cluna, u seja, granularidade grssa. A figura 3 mstra módul de interface. iij EPIIOM 6<1a8 li\jl TI PROCUSAOOR ORTOGONAl NUU'I PIIOCE S S A O Olt ORTOGONAl iij <IN a 32 EXPAI'ISfltEL EXPAHsfVEl Figura 3 - Interface d Multiprcessadr Ortgnal.

6 588 S.CONCLUSOES Na arquitetura OMP, prcessament de algritms cm acess rtgnal as m6duls de mem6ria atingem um desempenh pert d valr nminal de 50 MFlps pr prcessadr, uma vez que a transferência ds dads entre s prcessadres é minimizada. Iss significa que uma arquitetura cm 4 prcessadres cnstitui uma maquina d e 200 MFlps. O desenvlviment de prjets de arquiteturas multi- prcessadres usand DSPs, na Universidade Federal de Sã Carls, fi iniciad ha 3 ans, em desenvlviment utilizand DSP32030 [Ferasli91], que resultu num prt6tip de hardware e desenvlviment de um mntadr e um simuladr d DSP. O presente trabalh, que se encntra n estagi final de prjet d hardware, é uma evluçã d primeir prjet, pr permitir a explraçã das facilidades de intercnexões inerentes a DSP 32040~ n cnceit de prcessament rtgnal. 6.BIBLIOGRAFIA [Buehrer82) Buehrer, R.E. et al., "The ETH Multiprcessar EMPRES S A dinamically recnfigurable MIMO system", IEEE Trans. Cmput. vl. C-31, pp , Nv [Ferasli91) Ferasli Filh, H.; Pegrar, R. e Sait, J.H. "Arquitetura Multiprcessadra para Prce.ssamént de Imagens explrand Préessadres Digitais de Sinais", Anais d IV Simp6si Brasileir de Cmputaçã Gr!fica e Prcessament de Imagens, pp , [Hwang85] Hwang, K. e Tseng, P.S., "An efficient VLSI m~tiprcessr fr signal/image prcessing", in Prc. Int. Cnf. Cmput. Design, Out. 1985, pp [Hwang89] Hwang, K., Tseng, P. S. e Kim, D., "An Orthgnal Multiprcessar fr Parallel Scientific Cmputatins", IEEE Trans.n Cmp., vl. 38, Jan [Schersn87) Schersn, I.D. e Ma, Y., "Vectr cmpuiatins n an rthgnal memry access multiprcessing system" in Prc. 8th Symp. Cmput. Arithmetic, Mai 1987, pp