ELKIM FELIPE ROA FUENTES METODOLOGIA DE PROJETO PARA AMPLIFICADORES DE BAIXO RUÍDO EM CMOS. para obtenção do título de Mestre em Engenharia Elétrica.

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1 ELKIM FELIPE ROA FUENTES METODOLOGIA DE PROJETO PARA AMPLIFICADORES DE BAIXO RUÍDO EM CMOS Dissertação apresentada à Escola Politécnica da Universidade de São Paulo para obtenção do título de Mestre em Engenharia Elétrica. São Paulo 2003

2 ELKIM FELIPE ROA FUENTES METODOLOGIA DE PROJETO PARA AMPLIFICADORES DE BAIXO RUÍDO EM CMOS Dissertação apresentada à Escola Politécnica da Universidade de São Paulo para obtenção do título de Mestre em Engenharia Elétrica. Área de concentração: Microeletrônica Orientador: Prof. Dr. Wilhelmus A. M. Van Noije São Paulo 2003

3 . FICHA CATALOGRÁFICA Roa, Fuentes Elkim Felipe Metodologia de projeto para amplificadores de baixo ruído em CMOS, Dissertação (Mestrado) - Escola Politécnica da Universidade de São Paulo. Departamento de Engenharia Elétrica 1. Amplificador de Baixo Ruído. 2. LNA CMOS. 3. Análise de Ruído. 4. Análise de linearidade. 5. Circuitos Integrados. Universidade de São Paulo. Escola Politécnica. Departamento de Engenharia Elétrica II.t.

4 . Este trabalho esta dedicado a minha Super Mãe, Mariela Fuentes Román, que com seu esforço permitiu que eu chegasse aqui, e a meu incentivo de sempre, meu amor, Liliana Patricia Jaimes Rojas, apoio incondicional nos bons e nos maus momentos.

5 AGRADECIMENTOS Eu gostaria de agradecer a todo o pessoal do grupo que me suportou durante minha passagen pela Universidade de São Paulo. Em especial, ao meu orientador Professor Wilhelmus A. M. Van Noije, por sua orientação e estimulo na minha pesquisa. Ao meu co-orientador atras das telas, João Navarro Soares Jr., por suas sugestões, valiosas discussões e assistência constante tanto na pesquisa como nas minhas dúvidas sobre a vida. A Gustavo Adolfo Cerezo Vásquez pelas frutíferas discussões e por me ajudar a ter um computador na casa para em momentos de dispersão jogar Grand Prix, assistir filmes, e claro, trabalhar na minha pesquisa. Um particular agradecimento a Liliana Patricia Jaimes Rojas por sua tolerância e compreensão incondicional, que com seu estímulo invaluável motivou este trabalho. Finalmente, agradeço o apoio do Conselho Nacional de Desenlvolvimento Científico e Tecnológico (CNPq) quem me outorgou uma bolsa de estudos, à Fundação de Ampararo a Pesquisa do Estado de São Paulo (FAPESP) quem financiou a fabricação dos prototipos do LNA, ao Laborátorio de Sistemas Integráveis pelos recursos fornecidos e as pessoas do Laborátorio de Medidas de Microondas que permitiram a realização dos testes.

6 Resumo O escalamento da tecnologia CMOS tem mostrado a possibilidade de integrar num só chip transceptores para aplicações móveis. Um dos blocos do receptor é o amplificador de baixo ruído (LNA). Este trabalho explora um método intuitivo para o projeto de LNAs em tecnologia CMOS, considerando o compromisso entre os principais parâmetros que caracterizam um LNA, entre eles: o desempenho de ruído, a linearidade, o ganho, o consumo de potência e o casamento de impedâncias. Uma expressão analítica para estimar o fator de ruído do LNA é proposta. A possibilidade de obter uma dimensão adequada do dispositivo amplificador mediante a otimização do fator de ruído é apresentada. É derivada uma expressão analítica e intuitiva para estimar o ponto de intersecção da potência da fundamental com a potência do produto de terceira ordem P IIP 3. Demonstra-se a existência de um valor adequado de tensão de polarização do transistor amplificador tal que a linearidade do LNA seja a melhor. Resultados de simulação validaram as expressões e a metodologia de projeto proposta. Um LNA foi projetado e fabricado numa tecnologia 0,35 µm CMOS para operar na freqüência de 2,45 GHz. Resultados de medidas indicaram ganho de potência abaixo do esperado, devido principalmente aos baixos fatores de qualidade dos indutores integrados. O consumo de potência medido foi de 4,5 mw valor que está dentro do estimado, e está entre os melhores reportados na literatura.

7 Abstract The scaling of the CMOS technology has lead to the possibility to integrate on one chip receivers for mobile applications. One of the blocks of the receiver is the Low Noise Amplifier (LNA). This work explores an intuitive method for the design of LNAs in CMOS technology, taken into account LNA parameters trade-off among them: the noise figure, the linearity, the gain, the power dissipation and the impedance matching. An analytical expression to estimate the noise factor of a LNA is proposed. The possibility to obtain the adequate amplifier device dimensions through the noise factor optimization is presented. An analytical and intuitive expression is derived to estimate IM3 and P IIP 3. The existence of an appropriate value of the amplifier transistor bias to reach a good linearity perfomance is demonstrated. Simulation results validated the expressions and the proposed methodology for CMOS LNA design. A LNA was designed and manufactured in a 0.35 µm CMOS technology to operate at 2.45 GHz. Measured results indicated power gain below of the estimated ones, due to the integrated inductors which present low quality factors. The measured power consumption was 4.5 mw which value is as expected from the design, and this result is comparable as the best published ones.

8 Sumário 1 Introdução Motivação Levantamento do problema Estudo do estado de arte dos LNAs em CMOS Casamento para máxima transferência de potência com o menor acréscimo possível de ruído Casamento para mínimo fator de ruído Considerando linearidade Objetivos Organização do documento Metodologia de projeto de LNA em CMOS Topologia Análise de ruído Análise de linearidade Resposta não-linear do circuito Otimização da linearidade Estratégia e considerações de projeto Implementação de um LNA Projeto de um LNA com o método proposto Especificações Dimensionamento de dispositivos Simulações pré-layout Parâmetros de espalhamento Figura de ruído i

9 Sumário ii Desempenho de linearidade Considerações de layout Linhas de transmissão Capacitores integrados P ADs Indutores integrados Transistores Layout final Resultados de simulação e experimentais Parâmetros de espalhamento Estabilidade Figura de ruído Desempenho de linearidade Resultados experimentais Conclusões Contribuições Recomendações para trabalhos futuros A Especificações 63 A.1 Sensibilidade A.2 Distorção A.2.1 Ponto de compressão de 1dB A.2.2 Intermodulação A.2.3 Faixa dinâmica A.3 Seletividade B Desempenho dos transistores MOS a altas freqüências (RF) 72 B.1 Freqüência de trabalho B.2 Efeito Não-Quase estático (NQS) B.3 Fontes de ruído C Modelos e valores típicos dos parâmetros dos dispositivos usados nas simulações com HSP ICE e ELDO 77 C.1 Modelo BSIM3V3.2 do transistor nmos 0,35 µm CMOS CSD da AMS 77

10 Sumário iii C.2 Modelo Schaeffer do ruído de porta C.3 Modelos dos indutores C.3.1 Modelo PI, resultado de simulações em ASITIC C.3.2 Modelo de Mohan e Yue

11 Lista de Figuras 1.1 Diagrama de blocos de um sistema de recepção com arquitetura de conversão direta Compromisso dos parâmetros no projeto de um LNA Arquiteturas para casamento de impedância na entrada com GaAs F ET : (a) Fonte comum com casamento resistivo; (b) Fonte comum com realimentação; (c) Porta comum; (d) Fonte comum degenerada com indutor na fonte do transistor Modelo simples do transistor MOS em saturação com fonte de ruído no canal Configuração degenerada por fonte com transistor MOS: (a) Circuito; (b) Modelo simplificado para o cálculo de Z in Amplificador fonte comum: (a) arquitetura simples; (b) arquitetura diferencial Topologia fonte comum com transistor em cascata Circuito equivalente para análise de ruído (a) Modelo típico das fontes de ruído de canal e de porta. (b) Modelo simplificado do transistor como circuito de duas portas (a) Transistor de entrada com as fontes de ruído referidas à entrada. (b) Modelo com as fontes de ruído referidas à entrada Exemplo de figura de ruído calculada para 2,45 GHz com γ = 4/3, δ = 8/3, w T w = 5, g d0 = 20mS e α = 0, 8: figura de ruído dada por 2.24 (-); figura de ruído dado por 2.26 (.) (a) Curvas de transcondutância do LNA em função da figura de ruído e do fator Q de entrada. (b) Curvas de potência dissipada em função da figura de ruído e do Q de entrada iv

12 Lista de Figuras v 2.8 Modelo do LNA de primeira ordem para análise não-linear Cálculo de P IIP 3 para achar o valor de V GS1 para P IIP 3 adequado Esquema elétrico completo do LNA projetado Parâmetros S, resultados de simulação pré-layout: (a) ganho de potência; (b) isolamento reverso; (c) coeficientes de reflexão na entrada (S11) e na saída (S22); (d) parte real da impedância de entrada e de saída Figura de ruído do LNA pré-layout com diferentes polarizações P IIP 3 e P OIP 3 para f 1 =2,465 GHz e f 2 =2,48 GHz, com dados de pré-layout e polarização de 0,67 V Ponto de compressão de um db referido na entrada P IP 1dB e na saída P OP 1dB com uma polarização de 0,65 V Comparação dos diferentes resultados de P IIP 3 obtidos em função da tensão de polarização (a) Tensões dreno-fonte dos transistores M 1 e M 2. (b) Transcondutância porta-fonte do transistor M 2 (g m2 ) e condutância drenofonte de M 1 (g ds1 ). (c) Dissipação de potência do LNA (a) Corrente dreno-fonte dos transistores. (b) Transcondutância portafonte do transistor M 1 (g m ). (c) Segunda derivada da corrente em função da tensão de porta-fonte do transistor M 1 (g 2 ). (d) Terceira derivada da corrente em função da tensão de porta-fonte do transistor M 1 (g 3 ) (a) Detalhe do Layout dos PADs de entrada do LNA. (b) Fotografia dos PADs de entrada do LNA Definição das dimensões de projeto do indutor integrado (a) Modelo PI do indutor integrado usado por ASIT IC. (b) Modelo clássico do indutor integrado (a) Layout do transistor M 1. (b) Detalhe do transistor M (a) Layout do LNA projetado. (b) Fotografia do LNA fabricado (a) Layout do segundo LNA projetado para ser usado com misturador e oscilador. (b) Layout final do LNA, misturador e oscilador juntos Parâmetros S, resultados de simulação pós-layout: (a) ganho de potência; (b) isolamento reverso; (c) coeficientes de reflexão na entrada (S11) e na saída (S22); (d) parte real da impedância de entrada e de saída.. 54

13 Lista de Figuras vi 3.17 Figura de ruído do LNA pós-layout com diferentes polarizações P IIP 3 e P OIP 3 para f 1 = 2,465 GHz e f 2 =2,48 GHz, com dados de pós-layout e polarização de 0,65 V Medida dos parâmetros S21 e S12 no chip Resultados de simulação de S21, S11 e S22 com novos valores de Q e inductância dos indutores usados Medida dos parâmetros S11 e S22 no chip A.1 Sistema em cascata para análise de ruído A.2 Definição do IP B.1 Modelo simplificado do transistor para pequenas sinais B.2 Modelo distribuído do canal sob a porta para a análise NQS em altas freqüências B.3 Resistências parasitas associadas ao transistor gerando ruído térmico. 75

14 Lista de Tabelas 3.1 Especificações do LNA comercial MRFIC1501 a 1,6 GHz@50Ω Especificações para o projeto do do LNA Parâmetros para o transistor nmos na tecnologia AMS CSD 0.35µm CMOS Tabela dos primeiros 17 (na freqüência) produtos de intermodulação para f 1 =2,465 GHz e f 2 =2,48 GHz com truncamento de 5 harmônicos (n) Valores e dimensões finais do LNA projetado Desempenho simulado do LNA implementado com tensão de polarização de 0,65 V vii

15 Capítulo 1 Introdução A necessidade de acesso a informações e a comunicações em momentos e lugares inesperados impulsiona a demanda de sistemas de comunicação portáteis. Em consequência disso, as pesquisas na área estão preocupadas em proporcionar às pessoas de baixo poder aquisitivo a oportunidade de ter, ao alcance do orçamento, um tipo de tecnologia que permita melhorar seus estilos de vida. 1.1 Motivação O conforto e a versatilidade que prestam os produtos de comunicação portáteis (sem fio) têm feito expandir o mercado de telecomunicações e com ele as pesquisas na área visando um melhor desempenho e menor custo. As aplicações populares (telefone móvel, pagers, redes locais sem fio, GPS, etc), em sua maioria, são implementadas usando circuitos de Rádio Freqüência (RF) de tecnologia bipolar, Arseneto de Gálio (GaAs), Bipolar Complementary Metal Oxide Semiconductor (BiCMOS), os quais prevêem uma maior freqüência de ganho unitário de corrente (f T ), maior transcondutância e melhor desempenho de ruído quando comparados com outras tecnologias. Não obstante, os altos custos de fabricação dessas tecnologias e a incompatibilidade de integração com os circuitos de processamento de dados digitais (exceto BiCMOS), que são comumente realizados em tecnologia CMOS padrão, comprometem a diminuição de custo e tamanho. O contínuo escalamento das dimensões na tecnologia CMOS tem permitido maior integração e melhor desempenho dos circuitos digitais e, também, o aumento em f T [1] tem tornado a tecnologia CMOS uma opção viável para circuitos RF. A 1

16 1.2. Levantamento do problema 2 possibilidade de integração do RF f ront-end com a parte digital em sistemas operando a freqüências abaixo de 10 GHz, a baixa dissipação de potência, o contínuo investimento e desenvolvimento, a alta densidade e o baixo custo têm motivado as pesquisas sobre circuitos RF analógicos em tecnologia digital CMOS padrão. 1.2 Levantamento do problema A corrida para comprovar que o desempenho dos circuitos RF CMOS (operando a freqüências de alguns GHz) é comparável com circuitos RF em outras tecnologias, começou no início da década passada [2]. Um dos primeiros blocos localizado num receptor é o amplificador de baixo ruído (LNA) (figura 1.1), que também tem sido implementado em diversos trabalhos, provando sua viabilidade em tecnologia CMOS [3,4,5,6,7,8,9,10]. O LNA amplifica o sinal de entrada proveniente da antena (um filtro pode ser inserido entre a antena e o LNA) para o misturador. O projeto do LNA é crítico porque deve prover um ganho suficiente aos baixos níveis de potência que chegam à antena, não degradando a relação sinal-ruído (SNR), e ser capaz de sustentar grandes sinais com baixa distorção e baixo consumo de potência. Como o estágio anterior ao LNA é geralmente uma antena, existe a necessidade 1 de casar a impedância de entrada a um valor específico, por exemplo 50 Ω, para garantir uma máxima transferência de potência. Desta forma, o LNA requer um compromisso entre: ganho suficiente, baixa figura de ruído, alta linearidade, casamento na entrada e na saída, isolamento do sinal reverso e baixo consumo de potência (uma justificativa sobre o sistema de recepção é apresentada no apêndice A). O projeto do LNA é aparentemente simples pelo pouco número de componentes que o constitue, mas o alto compromisso entre os parâmetros de uma especificação dificulta o projeto. Além disso, a estratégia e o tempo de projeto do LNA em CMOS dependem de uma boa caracterização dos dispositivos para circuitos analógicos, que por sua vez é pobre numa tecnologia CMOS padrão. A caracterização analógica está relacionada com a precisão dos modelos dos dispositivos. Para se obter um modelo preciso é necessário manter uma caracterização física dos efeitos que governam a função dos dispositivos. No entanto, na medida em que aumentam os esforços em 1 Quando existe um filtro entre a antena e o LNA também é necessário casar a entrada do LNA a 50 Ω, pois um desvio na carga do filtro resulta num pobre desempenho desse filtro. O projeto do LNA isolado requer terminações com 50 Ω devido às impedâncias de entrada dos instrumentos de medida.

17 1.2. Levantamento do problema 3 ADC I LNA ADC Q Figura 1.1: Diagrama de blocos de um sistema de recepção com arquitetura de conversão direta. caracterizar os dispositivos CMOS para circuitos analógicos que operam a altas freqüências, o escalamento degrada a precisão dos modelos [11, 12]. Para cumprir com o compromisso das especificações desde a etapa de projeto, é necessário que os modelos dos dispositivos considerem o comportamento DC, o comportamento AC, o comportamento da linearidade, as fontes de ruído; que levem em conta o escalamento, a extração de parâmetros, as variações de temperatura e as tolerâncias do processo [13, 14, 15, 16]. Uma estratégia clara de projeto de LNAs RF CMOS que envolva a otimização do desempenho de ruído e linearidade com ganho e dissipação de potência especificadas, não está disponível na literatura. Nos últimos anos, um grande número de circuitos LNA em RF CMOS tem sido apresentado, mas poucas metodologias precisas têm sido propostas. Com o LNA comprometendo seriamente a figura de ruído global do receptor, a maioria dos métodos está baseada na otimização do desempenho de ruído com um ganho e dissipação de potência pré-definidos [17, 5, 18, 19, 20], sendo que os outros parâmetros são adaptados às especificações usando simulações iterativas. A estimativa do desempenho de linearidade como objetivo direto de projeto é importante para LNAs de faixa larga usados em sistemas multistandard e aplicações com grande quantidade de canais, tal como W-CDMA. Uma metodologia de projeto é proposta mediante a formulação de expressões analíticas, encontrando a geometria e o ponto de polarização dos diferentes dispositivos, tal que, a dissipação de potência, o ganho, a freqüência de operação, o casamento de impedâncias, o desempenho de ruído e linearidade sejam adequados. A figura 1.2 mostra um diagrama de diversos parâmetros para especificação de projeto e a possibilidade de existir uma relação entre elas para obter pontos adequados de compromisso (peça hachurada no centro da figura 1.2).

18 1.3. Estudo do estado de arte dos LNAs em CMOS 4 Dissipaçao de ^ Potencia Linearidade Casamento I/O Compromisso Ganho Frequencia ^ de trabalho Ruido LNA Figura 1.2: Compromisso dos parâmetros no projeto de um LNA. 1.3 Estudo do estado de arte dos LNAs em CMOS Os primeiros LNAs foram implementados em tecnologias diferentes de CMOS, porém, em Bipolar, GaAs ou BiCMOS e com eles as estratégias de projeto, as quais dependiam da seleção de um dispositivo (com geometria fixa), do circuito de polarização e do casamento de impedância para obter o melhor desempenho em função das especificações. Como essas tecnologias apresentam boas características AC operando a altas freqüências (RF), o maior interesse dos projetistas é fazer o casamento para máxima transferência de potência sem degradar o desempenho de ruído. Com esse interesse, diferentes arquiteturas têm sido apresentadas para fazer o casamento na entrada, conforme mostra a figura 1.3 usando GaAs F ET. Na literatura é possível achar três diferentes estratégias para o projeto de LNA em CMOS, casamento para máxima transferência de potência, casamento para mínimo fator de ruído e estratégia de projeto para alta linearidade Casamento para máxima transferência de potência com o menor acréscimo possível de ruído Os projetistas em CMOS, aproveitando a experiência dos trabalhos implementados em GaAs, usaram as mesmas topologias para testar o desempenho do LNA em CMOS. A topologia de fonte comum com casamento resistivo apresentada na figura 1.3(a) foi usada em [21] (implementada em CMOS). O uso de um resistor para casar a entrada degrada tanto o ruído quanto o ganho devido ao ruído térmico adicionado (veja seção B.3), e atenua o sinal na entrada em duas vezes quando R 2 = R s. Uma

19 1.3. Estudo do estado de arte dos LNAs em CMOS 5 V ant R s M 1 Z L V ant R s R f M 1 Z L L 1 M 1 ZL V ant R s L g Zin i M 1 R 2 R 2 R s L s V ant (a) (b) (c) (d) Figura 1.3: Arquiteturas para casamento de impedância na entrada com GaAs F ET : (a) Fonte comum com casamento resistivo; (b) Fonte comum com realimentação; (c) Porta comum; (d) Fonte comum degenerada com indutor na fonte do transistor. G D C gs g m v gs i 2 d S Figura 1.4: Modelo simples do transistor MOS em saturação com fonte de ruído no canal. aproximação do fator de ruído F, desprezando o ruído induzido na porta e usando o modelo simples de baixa freqüência mostrado na figura [22] (para mais detalhes sobre as variáveis usadas, veja apêndice B), pode ser expresso por: F 2 + 4γ g d0 g 2 m R s (1.1) onde γ é um parâmetro dependente da polarização e proporcional ao ruído do dreno, g d0 é a condutância de dreno com V ds = 0, g m é a transcondutância do transistor e R s é a resistência da fonte de entrada, tipicamente 50 Ω. A segunda topologia, usada em [23] com CMOS, é a fonte comum com realimentação, figura 1.3(b). Uma característica deste amplificador é a faixa larga conseguida e, como conseqüência a alta dissipação de potência, o que em aplicações portáteis não é atrativo. O resistor R f, usado para a realimentação, gera ruído térmico que degrada também o fator de ruído expresso como (desprezando o ruído 2 São desprezados C gd e r 0 (1/g d ) para simplificar o cálculo, o qual é válido desde que a resistência de saída esteja em paralelo e seja menor que r 0, tanto para um circuito casado na saída quanto para o caso da conexão a um transistor em cascata.

20 1.3. Estudo do estado de arte dos LNAs em CMOS 6 induzido na porta) [24]: ( ) 2 ( ) 2 Gs + G f Gs + G f F 1 + γg d0 R s + R s G f (1.2) g m G f g m G f onde G s, G f são as condutâncias associadas aos resistores R s e R f respectivamente. A figura 1.3(c) aproveita a condutância vista desde a fonte g m para fazer o casamento [3], o que, com uma seleção das dimensões do dispositivo e polarização adequadas, pode prover uma resistência de 50 Ω. O fator de ruído para esta topologia, assumindo casamento, pode ser expresso como: F 1 + γ g d0 R s (1.3) Analisando esta equação e comparando-a com as equações 1.1 e 1.2, percebe-se que a topologia de porta comum tem melhor desempenho de ruído. Outra topologia bastante usada em LNAs de GaAs é a fonte comum degenerada por fonte com indutor (figura 1.3(d)), a qual também tem sido empregada em CMOS [4, 5, 7, 8, 9, 10]. Seu grande uso deve-se ao casamento da impedância de entrada sintonizado sem usar elementos resistivos geradores de ruído térmico. Uma análise simples para a impedância de entrada usando transistor MOS (figura 1.5(a)) e seu respectivo modelo simplificado da figura 1.5(b), mostra que i i = v gs sc gs com s = jw; (1.4) v ant = i i sl g + i ( ) i i i + sl s i i + g m (1.5) sc gs sc gs ( v ant = i i L s gm + s(l g + L s ) + 1 ) (1.6) C gs sc gs onde v ant é a tensão de saída da antena vista na entrada do LNA e i i é a corrente que circula no circuito de entrada. L s é o indutor série ao terminal de fonte, L g é o indutor série ao terminal de porta e C gs é a capacitância porta-fonte, os quais são projetados com valores para estarem em ressonância na freqüência w = w 0, isto é, s(l g + L s ) + 1 sc gs como: seja igual a zero. Assim, a impedância de entrada pode ser escrita Z in = g m L s C gs (1.7) Z in w T L s (1.8) onde w T é a freqüência de ganho unitário da corrente e calculada na seção B.1.

21 1.3. Estudo do estado de arte dos LNAs em CMOS 7 Zin v ant R s L g i M 1 v ant L g i i C gs D g m v gs L s L s (a) (b) Figura 1.5: Configuração degenerada por fonte com transistor MOS: (a) Circuito; (b) Modelo simplificado para o cálculo de Z in. Deve-se notar que o cálculo anterior é feito desprezando os valores das resistências associadas aos indutores (as quais são consideráveis em indutores on-chip) e a resistência de folha da porta, veja seção B.2. O fator de ruído para esta topologia usando o modelo da figura 1.4 é dado por [5]: F 1 + w2 0 w 2 T γ g d0 R s (1.9) o que mostra que o desempenho de ruído é melhor do que o das outras topologias desde que w T seja consideravelmente maior que a freqüência de operação w Casamento para mínimo fator de ruído As topologias anteriores têm como propósito casar a impedância de entrada para máxima transferência de potência, visando não degradar a figura de ruído. Entretanto, outros projetistas têm ajustado a entrada para a impedância que minimiza a figura de ruído usando a teoria clássica de ruído desenvolvida por Rothe em [17], com a qual, para um dispositivo ruidoso de duas portas com fontes de ruído correlacionadas, o fator de ruído é expresso como: F = 1 + 2(G opt + G c )R n + [(G s G opt ) 2 + (B s B opt ) 2 ] R n G s (1.10) onde R n é a resistência ruidosa associada ao circuito, G c é a condutância associada às fontes de ruído correlacionadas e G s + jb s = Y s é a admitância da entrada do circuito que otimizada a Y opt = G opt + jb opt produz o mínimo fator de ruído alcançável expresso como: F min = 1 + 2(G opt + G c )R n (1.11)

22 1.3. Estudo do estado de arte dos LNAs em CMOS 8 A equação 1.11 é o mínimo fator de ruído que se pode obter de um dispositivo que, em conjunto com as variáveis da equação 1.10, R n, G opt e B opt, são chamados os parâmetros de ruído de um dispositivo. Estes parâmetros têm sido usados pelos projetistas em microondas para encontrar a impedância que obtenha a menor figura de ruído de um dispositivo com geometria fixa [25]. Quando a equação 1.10 é aplicada para transistores MOSFETs são encontrados os seguintes parâmetros de ruído [26]: G c 0 (1.12) ) δ B c w 0 C gs (1 + α c 5γ (1.13) R n γg d0 g 2 m (1.14) G u δw2 0C 2 gs(1 c 2 ) 5g d0 (1.15) onde G u é a condutância associada às fontes de ruído descorrelacionadas, c é o coeficiente de correlação das fontes de ruído, δ é um parâmetro proporcional ao ruído de porta dependente da polarização e α = gm g d0 gm g m+g mb. Assim, G opt e B opt na equação 1.10 podem ser escritos por: ) δ B opt = B c w 0 C gs (1 + α c 5γ G opt = Gu R n + G 2 c αwc gs (1.16) δ 5γ (1 c 2 ). (1.17) Desse modo, o mínimo fator de ruído de ruído para Y s = Y opt num transistor MOS será: F min = 1 + 2(G opt + G c )R n 1 + 2w 5wT γδ(1 c 2 ). (1.18) A equação 1.18 mostra que quanto maior a relação w T /w 0, menor será o fator mínimo de ruído; embora haja uma melhora no desempenho de ruído nos dispositivos de canal mais curto. No entanto, experimentalmente, tem-se encontrado que as variáveis γ e δ aumentam com a redução do canal. Infelizmente é desconhecida uma relação precisa para γ e δ em função do escalonamento (veja seção B.3 no apêndice B). Outra conclusão que se pode tirar da equação 1.18 é a necessidade de modelar o

23 1.3. Estudo do estado de arte dos LNAs em CMOS 9 ruído de porta, desde que para δ = 0 não exista contribuição de ruído pelo transistor, o que não é fisicamente possível. É interessante destacar que não existe um casamento que maximize a transferência de potência e minimize a figura de ruído simultaneamente, devido à suceptância de entrada que cancela a suceptância de correlação de ruído (B c ) ser diferente da suceptância B s para máxima transferência de potência. Esta última é essencialmente indutiva e está relacionada pela rede L s + L g e R in = R s da entrada e, fazendo-se a análise da admitância da rede de entrada, a expressão da suceptância pode ser obtida por: Y s = 1 R s + 1 jw(l s + L g ) Y s = jw(l s + L g ) + R s R s jw(l s + L g ) j Y s = G Rs w(l s + L g ) B s = com j 1 = j 1 w(l s + L g ) = wc gs com w 2 = desta forma, desde a equação 1.16, deve-se ter B s B opt. 1 C gs (L g + L s ) (1.19) Outros autores têm apresentado estratégias baseadas no casamento para mínimo fator de ruído a partir do casamento para máxima transferência de potência; é o caso de Goo [20] que propõe uma metodologia não muito diferente das já estabelecidas. Goo casa primeiro a rede de entrada usando o critério de máxima potência (50 Ω) mediante a seleção de uma geometria do transistor de entrada M1, para uma polarização imposta pela dissipação de potência pré-definida e com L s ajustado para obter 50 Ω na parte real, e L g ajustado para cancelar a parte imaginária da impedância de entrada. Variações de L s e dos pontos de polarização são feitas para observar o compromisso da impedância com o mínimo fator de ruído em relação à condição da máxima transferência de potência, para depois selecionar um valor que esteja próximo aos dois pontos de casamento. Uma outra aproximação experimental é feita por Leroux em [19], onde, mediante a seleção de um R in menor, o desempenho de ruído aumenta mesmo com menor potência absorvida na entrada pelo descasamento. Leroux mostra que a potência pode ser usada mais eficientemente para gerar corrente na saída. Esta aproximação

24 1.3. Estudo do estado de arte dos LNAs em CMOS 10 compromete o coeficiente de reflexão na entrada e a tolerância de impedâncias de entrada acima de 50 Ω Considerando linearidade Os resultados de linearidade (P IIP 3 e P 1dB ) em estratégias baseadas na otimização de ruído não são tão satisfatórios quando cumprem apenas com as especificações, pois não permitem uma reprodução confiável na hora de multiplicar os dispositivos num processo CMOS padrão com variações de processo consideráveis, além de serem estratégias que não permitem estimar o desempenho de linearidade. A linearidade não tem sido usada como parâmetro direto de projeto, mas vem sendo encaixada nas especificações, mediante desvios da variável otimizada ou incrementos de potência. A tendência de projetar sem considerar a estimativa de linearidade deve-se à dificuldade de usar os modelos existentes para predizer a distorção. O projeto de circuitos RF, onde a linearidade é uma especificação exigente (P A, mixer, buf f ers), tem forçado o estudo de modelos para a estimativa da não linearidade. Um LNA realizado com alta linearidade, utilizando uma técnica de cancelamento dos componentes de terceira ordem, foi publicado em [27]. Para isso é necessário que exista uma entrada auxiliar (y aux ) com β vezes o ganho à entrada do sinal principal (y main ). Uma melhor explicação da técnica é o uso do resultado para os componentes de primeira e terceira ordens da expansão da série de Taylor na equação A.19: y main (x) = Ax + Ak 3 x 3 (1.20) y aux (βx) = Aβx + Ak 3 β 3 x 3 (1.21) y(x) = y main (x) ( 1 β ) y aux(βx) = Ax Ax 3 β 2 (1.22) y(x) = A[1 ( 1 )]x, (1.23) β2 onde A é o ganho fundamental do circuito e x o sinal de entrada. Nota-se que o componente de terceira ordem é eliminado, mas o ganho resultante é reduzido, além de ser necessário uma potência adicional para o circuito auxiliar. Outras técnicas têm sido propostas em [28] e [29], mas estas não estimam a linearidade em função do resultado de desempenho de ruído com a linearidade, além de consumir potência adicional.

25 1.4. Objetivos Objetivos O objetivo geral deste trabalho é propor uma metodologia para projetar LNAs em tecnologia CMOS. O LNA é um dos blocos de um circuito receptor completo que está sendo desenvolvido pelo grupo de projeto RF CMOS dentro do departamento PSI-EPUSP. Os objetivos específicos que permitiram cumprir o objetivo geral foram: Estudo do modelo e desempenho do transistor nmos em RF. Projeto e implementação de um LNA para avaliar a metodologia proposta. Determinação dos procedimentos de teste de um amplificador de baixo ruído e avaliação dos resultados obtidos. 1.5 Organização do documento No capítulo 1 apresentou-se a motivação deste trabalho. Ainda, na seção 1.3 apresentou-se um resumo das diferentes arquiteturas usadas em vários LNA CMOS. A topologia do circuito de entrada afeta o desempenho de ruído consideravelmente. A seção 1.3 descreve as estratégias clássicas para minimizar a adição de ruído e resume as considerações de linearidade abordadas na literatura. No capítulo 2, a figura de ruído e o componente de intermodulação de terceira ordem (IM3) são analisados para a topologia selecionada. É feita uma análise da contribuição das fontes de ruído à figura de ruído total e, deste estudo, é dada uma expressão simplificada para a figura de ruído. Uma estratégia de otimização do desempenho de ruído é proposta e comparada com o método clássico de baixa contribuição de ruído. Novas expressões para o IM3 e o ponto de intersecção de terceira ordem referido à potência de entrada (P IIP 3 ), baseado na técnica de análise da série de Volterra, e um procedimento para reduzir a distorção foram propostas. Uma estratégia de projeto para LNAs é apresentada no final do capítulo mediante a aplicação das expressões obtidas. O capítulo 3 descreve a implementação de um LNA utilizando a metodologia proposta. São apresentados resultados das simulações e comparados com os estimados pelas expressões analíticas. As diferentes considerações de projeto para um LNA completamente integrado são apresentadas. O capítulo 4 resume as conclusões mais relevantes e apresenta sugestões para trabalhos futuros.

26 1.5. Organização do documento 12 O apêndice A descreve as especificações de um receptor e seu impacto sobre os requerimentos do LNA. Um resumo do desempenho dos transistores MOS em altas freqüências (RF) é apresentado no apêndice B. Já o apêndice C lista os valores dos diferentes parâmetros de dispositivos usados nas simulações.

27 Capítulo 2 Metodologia de projeto de LNA em CMOS O êxito de um projeto depende da prioridade que se dá a cada uma das atividades e componentes que o conformam. Conhecer a influência de cada uma das variáveis e selecionar as mais importantes para otimização, indicarão um método adequado de projeto. O fraco sinal recebido na antena num sistema de recepção sem fio requer sua amplificação para uma adequada detecção e posterior processamento. O LNA é o bloco encarregado de cumprir esta função com um desempenho imposto pelas especificações do sistema. Desta forma, para conhecer a influência das variáveis de especificação de um LNA em um sistema de recepção sem fio, foi necessário fazer uma revisão das especificações do sistema e do desempenho dos dispositivos a serem usados nos apêndices A e B, respectivamente. Conhecidos os requerimentos do LNA e suas influências num sistema receptor, um passo necessário na determinação de uma metodologia é definir o espaço de projeto em função da topologia que melhor se encaixe aos requerimentos. Para fornecer um marco do trabalho, uma primeira análise é realizada para a seleção da topologia a ser usada na seção 2.1. A abordagem da estratégia está baseada na análise separada da figura de ruído e da intermodulação dos componentes de terceira ordem (IM 3) mediante expressões analíticas. A seção 2.2 apresenta uma análise da contribuição das fontes de ruído e uma expressão simplificada para a figura de ruído é obtida. Uma estratégia de otimização do desempenho de ruído é 13

28 2.1. Topologia 14 proposta e comparada com o método clássico de mínima contribuição de ruído [17]. O método usado para estimar o comportamento não-linear baseia-se na aproximação da série de Volterra gerando uma expressão para IM 3 e, conseqüentemente, um procedimento para diminuir a distorção é proposto na seção 2.3. A metodologia para obter as dimensões dos dispositivos e os pontos de polarização com ganho e consumo de potência especificado é formulada na seção 2.4, com a linearidade e o desempenho de ruído otimizados. 2.1 Topologia As topologias apresentadas na figura 1.3 podem ser implementadas tanto em arquitetura de entrada simples ou diferencial. Com o intuito de avaliar as características que cada uma apresenta, é feita uma análise em função das vantagens e desvantagens do uso da arquitetura diferencial em relação à arquitetura de entrada simples. Considerando o modelo da figura 1.4, pode-se obter uma relação simples do ganho do circuito de arquitetura simples da figura 2.1(a), assim: i o g m v gs (2.1) v o g m v ant R L com v ant = v gs (2.2) G v = v o W g m R L sendo g m 2µ n v ant L C oxi (2.3) O circuito da figura 2.1(b) é a versão diferencial do circuito da figura 2.1(a). O ganho deste circuito pode ser expressado como: G vd v o1 v o2 v ( ant gm v ant ) RL gm ( ) vant RL 2 2 v ant gm R L (2.4) e desde que os transistores estejam em forte inversão, uma aproximação para g m pode ser dada por: g m µ n W L C oxi g m = gm 2 (2.5) Portanto, para que a arquitetura diferencial tenha o mesmo ganho em tensão da arquitetura simples, é necessário que exista uma corrente de polarização dobrada; apresentando assim, uma dissipação de potência duas vezes maior que a simples.

29 2.1. Topologia 15 +V dd v ant +V dd R L i o C 1 M 1 v o R L R L C 1 v o1 v C 2 o2 +v ant /2 M 1 v ant /2 M 2 I I (a) (b) Figura 2.1: Amplificador fonte comum: (a) arquitetura simples; (b) arquitetura diferencial. Na arquitetura diferencial é ainda necessária a utilização de um balun entre a antena e a entrada do LNA, o que aumenta o número de componentes e compromete a integração on-chip. O desempenho de ruído na arquitetura diferencial é menor do que na arquitetura simples [30], o que é intuitivamente válido pela presença de um transistor adicional no caminho do sinal, no entanto, a arquitetura diferencial completamente balanceada elimina o ruído de modo comum e os harmônicos de grau par 1. A arquitetura diferencial se torna indispensável em topologias que precisam de alta rejeição de modo comum. Após a revisão das topologias mais implementadas na literatura e com o intuito de manter o casamento de impedâncias nas terminações, a dissipação de potência baixa, o melhor desempenho de ruído, a maior integração on-chip, o ganho aceitável e a baixa distorção 2, será usada a arquitetura de saída simples e topologia de fonte comum degenerada em fonte com indutor para a base da metodologia proposta. Para definir o espaço de projeto é necessário encontrar expressões analíticas que estimem a impedância de entrada, ganho, dissipação de potência, desempenho de ruído e linearidade do circuito. Já o isolamento reverso pode ser melhorado usando um transistor em cascata (figura 2.2) pois este reduz o efeito Miller introduzido pela capacitância porta-dreno C gd do transistor de entrada. Como o transistor em cascata M 2 não contribui consideravelmente ao ganho, à 1 Extraindo só os componentes de segunda ordem da equação A.19 e desde que v o = v o1 v o2 gm v ant/2 gm ( v ant/2), v o = 0 para os termos de grau par de v ant. 2 Feng [31] apresenta uma comparação do comportamento não-linear das topologias já revisadas e mostra que a topologia de fonte comum tem um bom desempenho. A comparação é feita mediante a estimativa de IM3 usando a aproximação de séries de Taylor.

30 2.1. Topologia 16 i Zin v ant R s L g M 2 M 1 L s Figura 2.2: Topologia fonte comum com transistor em cascata v ant R s L g R Lg r g i M 1 i n,g i n,d i n,out L s R Ls Figura 2.3: Circuito equivalente para análise de ruído impedância de entrada e ao ruído do circuito [5] (M 2 com menor ou igual largura do dispositivo de amplificação M 1 ), a figura 2.2 pode ser simplificada no circuito equivalente da figura 2.3 com suas respectivas fontes de ruído (para mais detalhes veja a seção B.3 no apêndice B). A análise da equação 1.6 pode ser aplicada para a impedância do circuito da figura 2.3 inserindo as resistências séries associadas ao indutor de porta R Lg, ao indutor de fonte R Ls e à resistência de porta r g do transistor M 1. A impedância de entrada em ressonância fica: Z in = R Lg + R Ls + r g + g m C gs L s (2.6) A transcondutância do circuito pode ser encontrada no modelo simplificado da figura 2.4(b), seguindo a análise: i = i o = g m v gs (2.7) i i = v gs jwc gs (2.8) v ant = (R s + Z in ) i i = (R s + Z in )v gs jwc gs (2.9) v ant i o = g m (R s + Z in )jwc gs G i = i o v ant = g m (R s + Z in )wc gs (2.10)

31 2.2. Análise de ruído 17 i i i o G i n,g C gs g m v gs D i n,d G + v in C gs D + g m v gs v out S S (a) (b) Figura 2.4: (a) Modelo típico das fontes de ruído de canal e de porta. (b) Modelo simplificado do transistor como circuito de duas portas. v n,in v n,di G D i n,di i n,g M 1 i n,in C gs g m v gs S (a) (b) Figura 2.5: (a) Transistor de entrada com as fontes de ruído referidas à entrada. (b) Modelo com as fontes de ruído referidas à entrada. e, usando a aproximação da equação 1.8 e fazendo R in = R s + R Lg + R Ls + r g temos, G i = = g m (w T L s + R in )wc gs (2.11) w T (2.12) (R s + R in )w w T 2R s w com R Lg + R Ls + r g 0 (2.13) 2.2 Análise de ruído Para a análise AC de um circuito com fontes de ruído deve-se usar o método de Fourier [26], pois este possibilita avaliar valores médios quadráticos com a ajuda da teoria de circuitos. O método descreve que uma quantidade aleatória x(t) deve ser expressa em termos de sua intensidade espectral S x (f). Por conseguinte, uma tensão aleatória v x (t) pode ser representada como [S v (f) f] 1/2, e uma representação análoga pode ser obtida para uma corrente aleatória. O modelo de ruído da figura 2.4(a) usa i n = [i 2 n] 1/2 para as fontes de ruído de porta e dreno (definidas no apêndice B.3), com o propósito de cumprir com o enunciado anterior e poder realizar um análise com a teoria de circuitos.

32 2.2. Análise de ruído 18 Para a análise do fator de ruído simplificado usa-se o modelo da figura 2.4(a) com as fontes de ruído do circuito referidas à entrada (figura 2.5(a)). A transformação de parâmetros mediante o uso da matriz ABCD no modelo AC simplificado do transistor (figura 2.4(b)) é de utilidade para transferir a fonte de ruído do canal i n,d à entrada, onde: com v in i i = A C B D v out i o v in = Av out + Bi o ; i i = Cv out + Di o A = v in = 0; B = v out io=0 v in = i o vout=0 v gs = 1 ; g m v gs g m C = i i = 0; D = v out io=0 i i = i o vout=0 v gsjwc gs = jwc gs ; g m v gs g m e referindo i n,d à entrada usando B e D da transformação anterior, temos: i i = i o jwc gs g m v in = i o g m v n,di = i n,d g m (2.14) i n,di = i n,djwc gs g m (2.15) logo, o modelo da figura 2.4(a) pode ser representado num modelo equivalente da figura 2.5(b), sendo v n,in = i n,d g m, (2.16) i n,in = i n,djwc gs g m + i n,gc + i n,gu, (2.17) com i n,gc e i n,gu sendo os componentes correlacionados e descorrelacionados do ruído da porta respectivamente (para mais detalhes veja a seção B.3), de modo que usando a definição do fator de ruído com as fontes de ruído referidas à entrada (v 2 ni,x), temos: F = v2 ni,r in + v 2 ni,v in + v 2 ni,i in + v 2 ni,r out v 2 ni,r s (2.18) Desde que a rede de entrada seja um circuito RLC série em ressonância 1 v ni,iin = i n,in R in (1 + j ) wc gs R in = i n,d jwc gs g m 1 1 R in (1 + j ) + (i n,gc + i n,gu )R in (1 + j ) wc gs R in wc gs R in jwc gs = i n,d R in i n,d + (i n,gc + i n,gu )R in (1 + j ) (2.19) g m g m wc gs R in 1

33 2.2. Análise de ruído 19 e, expressando o ruído total contribuído pelo transistor como v ni,t v ni,t = v ni,iin + v ni,vin jwc gs 1 = i n,d R in + (i n,gc + i n,gu )R in (1 + j ) (2.20) g m wc gs R in passando os termos da equação 2.20 a valores médios quadráticos e substituindo as equações B.17 e B.18 em 2.20, considerando que os termos correlacionados (i n,gc, i n,d ) são somados antes de encontrar a potência espectral, pode-se escrever: vni,t 2 = 4KT γgd0 jwc gs 1 R in + 4KT δg g c g 2 R in (1 + j ) 2 f m wc gs R in 1 + 4KT δg g (1 c 2 ) R in (1 + j ) 2 f (2.21) wc gs R in onde K é a constante de Boltzmann s, T é a temperatura dos portadores no canal em graus Kelvin, γ é um parâmetro dependente da polarização [32], g d0 é a condutância de dreno com V ds = 0 (tipicamente igual à condutância do transistor g m ) e f a faixa de freqüência de medida. Posteriormente fazendo as operações necessárias e { } levando em conta que as fontes de ruído são termos resistivos (R vni,t 2 ): v 2 ni,t = 4KT [ γg d0 ( wcgs R in g m e considerando que α = gm g d0 v 2 ni,t = 4KT [γg d0 ( w w T ) 2 R 2 in ) 2 +2 c wc gsr in g m e w T = gm C gs, temos: ) (1 + δα2 5γ γδ 5 + δw2 C 2 gsr 2 in 5g d0 + δ 5g d0 ] f (2.22) + 2 c wr in w T O fator de ruído total da equação 2.18 pode ser reescrito como: F = 1 + R Lg + R Ls + r g + 4 R ( ) 2 ( ) 2 s w w Rin 2 + γg d0 R s R s R s R out w T w T R s onde v n,rout 2 c w w T R in R s γδ 5 + δ 5g d0 ] f (2.23) ) (1 + δα2 + 5γ γδ 5 + δ 5g d0 R s (2.24) não é referenciado à entrada, mas deixado na saída para facilitar os cálculos. Portanto, requer-se levar à saída o ruído gerado pela resistência da fonte usando a equação aproximada da transcondutância dada por 2.13, pelo que o fator de ruído na saída, devido a R out, pode ser expresso como: F v no,rout 4KT R out R s w 2 = 4 4KT R s w2 T R2 out R out w 4Rs 2 T 2 w2 (2.25) Da equação 2.24 pode-se notar que o uso de indutores on-chip, os quais são de baixo Q [33], degradam o fator de ruído, uma vez que as resistências associadas

34 2.2. Análise de ruído 20 com L g e L s (R Lg, R Ls ) são relativamente altas. Por conseguinte, para projetar L g e L s com valores pequenos é necessário evitar resistências parasitas grandes; logo, C gs deve ser maior, levando a uma largura do transistor M 1 (W 1 ) maior 3. Da mesma forma, a resistência de porta R g, a qual está em série com L g, deve ser consideravelmente menor que R s para não degradar o fator de ruído. Outra observação importante é se o ruído de porta for desprezado, ou seja δ = 0, o fator de ruído resultante é o mesmo da equação 1.9 com as resistências parasitas desprezadas, o que indica que a contribuição de ruído de porta deve ser levada em conta. Para revisar a influência do Q in no fator de ruído, considerando a estratégia de projeto para reduzir as resistências parasitas, a figura de ruído de 2.24 é plotada na figura 2.6. Pode-se simplificar 2.24 desprezando as contribuições de ruído das resistências parasitas, da resistência de saída e do termo correlacionado, uma vez que eles são consideravelmente menores que os outros termos. Então F se reduz a ( ) 2 ( ) w F 1 + γg d0 R s 1 + δα2 + δ. (2.26) w T 5γ 5g d0 R s Com a equação 2.26, e na procura de uma relação que indique as possibilidades de espaço de projeto, é necessário fazer alguns manuseios e expressar o fator de ruído em função de diferentes parâmetros, pelo que se tem: ( ) 2 ( w F = 1 + γg d0 R s 1 + δα2 w T 5γ + δ ) wt 2 5g d0 R s w 2 γg d0 R s ( ) 2 ( ) w = 1 + γg d0 R s 1 + δα2 w T 5γ + δα2 1 5γ w 2 CgsR 2 s 2 ( ) 2 ( ) w = 1 + γg d0 R s 1 + δα2 w T 5γ + δα2 5γ Q2 in = 1 + γ ( ) ) w (1 + δα2 αq in w T 5γ + δα2 5γ Q2 in com g d0 Q in = (2.27) (2.28) gm αwc gsr s = w T αwr s. F dado por (2.28) é também plotado na figura 2.6. Esta figura mostra que o mínimo fator de ruído está dado pelo mesmo Q in para ambas as expressões, (2.24) e (2.28), ainda que o valor mínimo seja diferente para as duas curvas. Esta simplificação é valida desde que não sejam consideradas as variações de δ e γ devido à dependência da polarização em transistores de canal curto. Levando em conta que o circuito de entrada é uma rede RLC série em ressonância, 3 Esta estratégia ajuda a poupar área, pois indutores com maior indutância ocupam mais área em relação aos transistores.

35 2.2. Análise de ruído Figura de ruído (db) Q inop para F Figura de ruído simplificada Figura de ruído Q inop para F simp Q in Figura 2.6: Exemplo de figura de ruído calculada para 2,45 GHz com γ = 4/3, δ = 8/3, w T w = 5, g d0 = 20mS e α = 0, 8: figura de ruído dada por 2.24 (-); figura de ruído dado por 2.26 (.). com Q in = w(ls+lg) R s = 1 wr sc gs, da equação 2.28 é possível obter um Q ótimo para o menor fator de ruído, analisando-se a derivada de F em função de Q in. Assim, df dq in = 0 e com F da forma F = 1 + a Q + abq df = a 1 + ab = 0; Q = dq in Q2 b 5γ Q inopt = (2.29) δα 2 e substituindo por valores aproximados (γ = 4/3, δ = 8/3 para transistores de canal curto [32]) e α 1 em canal curto, obtém-se um Q inopt de 1,5811, e para α = 0, 8 (caso mais realista) Q inopt 2. Assim, a largura de canal ótimo W opt pode ser calculada usando: Q = 1 wc gs R s = W opt = 1 w 2 3 C oxw LR s (2.30) 3 δα 2 2w 5γC ox LR s (2.31) A expressão de Q inopt é igual quando obtida no caso de casamento para mínimo fator de ruído da equação 1.18 desprezando a correlação, onde a definição do fator de qualidade de um circuito (Q) é dada por B (B é a suceptância e G é a condutância G do circuito). Das equações 1.16 e 1.17, temos: Q inc opt = B opt G opt = 5γ δα 2 + c 1 c 2 (2.32) Logo, se a correlação não é desprezada e usando o valor dado por [26] para c=j0, 395, obtém-se um Q inc opt 2, 16 indicando que a aproximação feita é válida.

36 2.3. Análise de linearidade 22 Com o intuito de revisar o comportamento do fator de ruído com o ganho e a dissipação de potência, mesmo para estabelecer valores pré-definidos para a otimização, usam-se as equações do modelo do transistor MOS de primeira ordem em saturação. Usando-se a equação 2.13, temos para a figura de ruído: F = 1 + γ αq in w T w = 2R s G i (2.33) ( ) ) 1 (1 + δα2 2R s G i 5γ + δα2 5γ Q2 in (2.34) F = 1 + 2γg d0wv dd 3P D Q in ) (1 + δα2 5γ + δα2 5γ Q2 in (2.35) com g m µ n C ox W L (V od), P D = V dd I ds V dd µ n C ox W L V 2 od e V od = V gs V t. Assim, as equações 2.34 e 2.35 indicam que para maior ganho (transcondutância G i vezes a resistência de saída R out ) e maior dissipação de potência do circuito, melhor desempenho de ruído é obtido quando for mantido o casamento na entrada. As figuras 2.7(a) e 2.7(b) mostram as curvas de diferentes valores da transcondutância do circuito e da dissipação de potência. Da mesma forma pode-se relacionar a potência dissipada e o ganho em função de um Q fixo, para que sejam estabelecidos valores de potência e ganho adequados. Deve-se notar que o uso das equações de primeira ordem da corrente do transistor permite estimar o comportamento do fator de ruído com parâmetros de projeto. No entanto, o uso de equações de segunda ordem leva a resultados e relações de otimização mais precisos. 2.3 Análise de linearidade Esta seção apresenta uma aproximação da estimativa da distorção em função das variáveis de projeto, com o objetivo de situar a metodologia a propor no parâmetro de linearidade. O LNA é um circuito de natureza não-linear que recebe excitações fracas em sua entrada gerando sinais desejados e não desejados na saída (veja seção A.2). O maior interesse está na diminuição de sinais não desejados que caem dentro da banda de operação. Dois sinais de canais adjacentes A cos(w 1 ) e A cos(w 2 ), geram produtos IM3, tais como A cos(2w 1 w 2 ) e A cos(2w 2 w 1 ) na saída de um circuito não-linear que podem interferir no sinal desejado. O IM 3 geralmente é calculado na literatura como a relação entre a resposta de intermodulação de terceira ordem e a resposta

37 2.3. Análise de linearidade NF [db] 2 G i [S] Q in (a) NF [db] 2 3 P D [mw] Q in (b) Figura 2.7: (a) Curvas de transcondutância do LNA em função da figura de ruído e do fator Q de entrada. (b) Curvas de potência dissipada em função da figura de ruído e do Q de entrada. do sinal fundamental. De A.19 do apêndice A e por definição de IM3 obtém-se A IM3 A fundamental = 3 k 4 3 A 3 k 1 A IM3 = (2.36) IM3 = 3 H 3 (2w a w b ) 4 A2 H 1 (w) (2.37) para a = 1, b = 2 ou a = 2, b = 1, onde H 3 (2w a w b ) é o coeficiente de terceira ordem e H 1 (w) é o coeficiente de primeira ordem. Nota-se que o cálculo é suposto para dois sinais de igual amplitude A. Por conseguinte, para o cálculo de IM 3 é necessário conhecer os coeficientes

38 2.3. Análise de linearidade 24 H 3 (2w a w b ) e H 1 (w). Em geral, para a análise e estimativa destes coeficientes é comumente usado na literatura a expansão em série de Taylor, a qual não considera elementos com memória. Outra técnica para esta análise é o uso da série de Volterra, a qual não requer assumir elementos sem memória e permite a análise de elementos lineares e não-lineares simultaneamente [34]. Além disso, a técnica de usar série de Volterra está voltada para analisar circuitos que são levemente não-lineares ou excitados por pequenos sinais, como é o caso do LNA. Na expansão de série de Volterra, com uma entrada de pequeno sinal v ant (t), a saída v o (t) pode ser expressada pela série v o (t) = h 1 (τ 1 )v ant (t τ 1 )dτ 1 + h 2 (τ 1, τ 2 )v ant (t τ 1 )v ant (t τ 2 )dτ 1 dτ 2 + h 3 (τ 1, τ 2, τ 3 )v ant (t τ 1 )v ant (t τ 2 )v ant (t τ 3 )dτ 1 dτ 2 τ 3 + (2.38) onde h n (τ 1, τ 2,, τ n ) é o kernel de Volterra de ordem n, com sua transformada de Fourier H n (w 1, w 2,, w n ) a qual corresponde à função de transferência não-linear no domínio da freqüência. Para o estudo da linearidade aplica-se a série de Volterra com o método de correntes não-lineares. Esta técnica permite separar cada um dos componentes de intermodulação e determinar a contribuição de cada dispositivo nas diferentes freqüências de intermodulação e harmônicas. Uma análise similar é feita em [35] para um misturador bipolar. v ant R in L g i i g m2 C gs g m1 v gs Y o1 i d L s Figura 2.8: Modelo do LNA de primeira ordem para análise não-linear Resposta não-linear do circuito O modelo de pequeno sinal equivalente do circuito da figura 2.2 é mostrado na figura 2.8, onde M 2 é modelado como uma transcondutância série g m2, assumindo r ds2 R out. Neste caso, são ignorados o efeito da indutância de sintonia conectada

39 2.3. Análise de linearidade 25 entre os terminais de dreno de M 2 e V DD e o efeito de C gs2 e C gd1. É fácil mostrar que a inclusão destes elementos complica a análise e não são contribuintes consideráveis de distorção na freqüência de ressonância [36]. A admitância de saída Y o1 vista no dreno do transistor M 1, excluindo g m2, é adicionada no modelo com o propósito de identificar sua contribuição à saída. Usando-se a lei de Kirchoff na análise nodal no modelo da figura 2.8, a tensão de entrada pode ser escrita como v ant (s) = v gs a 1 (s) + i d a 2 (s) (2.39) onde a 1 (s) = sc gs1 (R in + sl g + sl s ) + 1 (2.40) a 2 (s) = sl s (1 Y o1 g m2 ). (2.41) Quando a redução da mobilidade efetiva dos elétrons, devido ao campo longitudinal, é levada em conta, a corrente entre o terminal de fonte e dreno do transistor M 1 em saturação é dada por [15] I ds = K(V gs V t ) 2 µ 0 (V gs V t )µ 1 + 2Lv sat (2.42) onde µ 1 µ 0 + 2Lv sat θ (2.43) K = W v sat C ox (2.44) V gs = V GS + v gs (2.45) onde V GS é a tensão DC de polarização do transistor, v gs é o sinal entre a porta e a fonte, v sat é a velocidade de saturação dos portadores, µ 0 é a mobilidade nominal dos portadores no canal (para baixo campo elétrico) e θ é o fator que modela a degradação da mobilidade transversal em unidades de V 1. Com o propósito de aplicar o procedimento do método de correntes não-lineares [34], é necessário expandir a corrente na saída (i d ) em função do sinal de entrada usando a série de Volterra. Para isso, a corrente do transistor é expandida em função da tensão porta-fonte aplicando a série de Taylor e, por sua vez, a tensão porta-fonte é expandida em função do sinal de entrada v ant, o qual resulta em i d = g 1 v gs + g 2 v 2 gs + g 3 v 3 gs, (2.46) v gs = B 1 (s 1 )v ant + B 2 (s 1, s 2 )v 2 ant + B 3 (s 1, s 2, s 3 )v 3 ant, (2.47) onde os coeficientes de grau maior que três são ignorados. Esta suposição é válida

40 2.3. Análise de linearidade 26 porque o sinal de entrada do LNA é fraco. Os termos g 1, g 2, g 3 são, respectivamente, as derivadas primeira, segunda e terceira de I ds da equação Com o interesse nos produtos de intermodulação de terceira ordem, é selecionado o produto 2w 1 w 2 para a análise. B 1 (s 1 ), B 2 (s 1, s 2 ), B 3 (s 1, s 2, s 3 ) de 2.47 são os três primeiros coeficientes de Volterra da tensão porta-fonte e serão calculados seguindo o método de correntes nãolineares para análise de Volterra. A seguir apresenta-se o roteiro de cálculo: 1. Desligando as fontes de ordem maior que um e substituindo 2.47 em 2.46 e depois em 2.39, é possível calcular B 1 (s 1 ), dado por: v ant (s) = B 1 (s 1 )v ant (s)a 1 (s) + g 1 B 1 (s 1 )v ant (s)a 2 (s) 1 B 1 (s 1 ) = a 1 (s 1 ) + g 1 a 2 (s 1 ). (2.48) 2. Achando as fontes de corrente de segunda ordem, ou seja, para os componentes de g 2 v 2 gs e usando B 1 (s 1 ) calculado no ítem anterior com g 2 v 2 gs como única fonte de excitação, é possível calcular B 2 (s 1, s 2 ). Antes, é necessário expandir i d para achar as fontes de corrente de segunda ordem e posteriormente permitir a melhor análise para as fontes de terceira ordem. Assim, i d (s) = g 1 [B 1 (s 1 )v ant (s) + B 2 (s 1, s 2 )v 2 ant(s) + B 3 (s 1, s 2, s 3 )v 3 ant(s)] +g 2 [B 2 1(s 1 )v 2 ant(s) + B 2 2(s 1, s 2 )v 4 ant(s) + B 2 3(s 1, s 2, s 3 )v 6 ant(s) +2B 1 (s 1 )v ant (s)b 2 (s 1, s 2 )v 2 ant(s) + 2B 1 (s 1 )v ant (s)b 3 (s 1, s 2, s 3 )v 3 ant(s) +2B 2 (s 1, s 2 )v 2 ant(s)b 3 (s 1, s 2, s 3 )v 3 ant(s)] + g 3 [B 3 1(s 1 )v 3 ant(s) +B 3 2(s 1, s 2 )v 6 ant(s) + B 3 3(s 1, s 2, s 3 )v 9 ant(s) + 3B 2 1(s 1 )v 2 ant(s)b 2 (s 1, s 2 )v 2 ant(s) +3B 2 1(s 1 )v 2 ant(s)b 3 (s 1, s 2, s 3 )v 3 ant(s) + ] (2.49) onde as fontes de corrente de segunda ordem são g 1 B 2 (s 1, s 2 )v 2 ant(s) e g 2 B 1 (s 1 ) B 1 (s 2 )v 2 ant(s). Substituindo as fontes como no ítem anterior, obtém-se B 2 (s 1, s 2 ) = g 2B 1 (s 1 )B 1 (s 2 )a 2 (s 1, s 2 ) a 1 (s 1, s 2 ) + g 1 a 2 (s 1, s 2 ) (2.50) 3. Usando o mesmo procedimento dos ítens anteriores é possível obter B 3 (s 1, s 2, s 3 ). Extraindo as fontes de corrente de terceira ordem de 2.49, i d pode ser escrito

41 2.3. Análise de linearidade 27 como i d (s) = [g 1 B 3 (s 1, s 2, s 3 ) + 2g 2 B 1 (s 1 )B 2 (s 1, s 2 ) + g 3 B 1 (s 1 )B 1 (s 2 )B 1 (s 3 )]v 3 ant(s) (2.51) onde o segundo termo é expandido para a análise do produto 2w 1 w 2. Partindo do fato que as freqüências w 1 e w 2 são muito próximas, é valido assumir w 1 w 2, daí o termo 2g 2 B 1 (s 1 )B 2 (s 1, s 2 ) pode ser expandido em função das possíveis combinações fazendo s 1 = s 2 = jw 1 e s 3 = jw 2, resultando em 2g 2 B 1 B 2 = 2g 2 B 1 (s 1 )B 2 (s 1, s 2 ) B 1 (s 1 )B 2 (s 2, s 3 )+B 1 (s 2 )B 2 (s 1, s 3 )+B 1 (s 3 )B 2 (s 1, s 2 ) =2g 2 (2.52) 3 substituindo 2.52 em 2.51 e depois em 2.39, é possível escrever B 3 (s 1, s 2, s 3 ) = a 2(s 1, s 2, s 3 )[2g 2 B 1 B 2 + g 3 B 1 (s 1 )B 1 (s 2 )B 1 (s 3 )] a 1 (s 1, s 2, s 3 ) + g 1 a 2 (s 1, s 2, s 3 ) (2.53) Achados os coeficientes de Volterra para os produtos IM3 na freqüência (2w 1 w 2 ), e desde que i d seja dado por i d = H 1 (s)v ant + H 2 (s 1, s 2 )v 2 ant + H 3 (s 1, s 2, s 3 )v 3 ant (2.54) onde o terceiro termo é dado pela equação 2.51, o qual substituido em IM3 da equação 2.37 resulta em IM3 = 3 4 v2 g 1 B 3 (s 1, s 2, s 3 ) + 2g 2 B 1 B 2 + g 3 B 1 (s 1 )B 1 (s 2 )B 1 (s 3 ) ant H 1 (s) (2.55) onde s a s b, s 1 = s 2 = s a e s 3 = s b s a. Substituindo 2.53 em 2.55 e multiplicando g 3 1 para agrupar os termos g 1 B 1 (s n ) em H 1 (s n ), o numerador do termo entre barras pode ser escrito como: ( ) g1 a 2 (c) a 1 (c) + g 1 a 2 (c) + 1 (2g 2 g1b 3 1 B 2 + g 3 H 1 (s 1 )H 1 (s 2 )H 1 (s 3 )) (2.56) onde c = (s 1, s 2, s 3 ) e operando o primeiro termo de 2.56, resulta p a 1 (c) {}}{ a 1 (c) + g 1 a 2 (c) ( 2g 2 g1b 3 1 B 2 +g 3 H 1 (s 1 )H 1 (s 2 )H 1 (s 3 )) (2.57)

42 2.3. Análise de linearidade 28 e substituindo 2.52 em 2.57 o termo p pode ser expandido a p = 2 3 g 2[H 1 (s 1 )( g 2H 1 (s 2 )H 1 (s 3 )a 2 (s 2, s 3 ) ) + H 1 (s 2 )( g 2H 1 (s 1 )H 1 (s 3 )a 2 (s 1, s 3 ) ) a 1 (s 2, s 3 ) + g 1 a 2 (s 2, s 3 ) a 1 (s 1, s 3 ) + g 1 a 2 (s 1, s 3 ) +H 1 (s 3 )( g 2H 1 (s 1 )H 1 (s 2 )a 2 (s 1, s 2 ) )] a 1 (s 1, s 2 ) + g 1 a 2 (s 1, s 2 ) M p = 2 {}}{ 3 g2 2H1(s) 3 1 2a 2 ( s) a 1 ( s) + g 1 a 2 ( s) + a 1 2(2s) a 1 (2s) + g 1 a 2 (2s) (2.58) substituindo H 1 (s) em 2.57 é possível escrever o numerador do termo entre barras de 2.55 como H 1 (s) g 1 H 3 1(s)a 1 (s)[g g2 2M] Finalmente, desde que g 1 possa ser substituído por g m1, onde g m1 é a derivada da corrente do dreno em função da tensão porta-fonte, pode-se escrever IM 3 como: IM3 = A2 H1(s) 3 4 gm1 4 a 1(s) 3g 3 2g2M 2 (2.59) M = 2a 2 ( s) H 1( s) + a 2 (2s) H 1(2s) (2.60) g m1 g m1 g m1 H 1 (s) = (2.61) a 1 (s) + g m1 a 2 (s) g 1 = g m1 = Kµ 0(V gs V t ) [µ 1 (V gs V t ) + 2Lv sat ] (2.62) [(V gs V t )µ 1 + 2Lv sat ] 2 g 3 = g 2 = 4Kµ 0 L 2 vsatµ 2 1 [(V gs V t )µ 1 + 2Lv sat ] 4 (2.63) 4Kµ 0 L 2 vsat 2 [(V gs V t )µ 1 + 2Lv sat ] 3 (2.64) s = s a s b onde g 3 e g 2 são os coeficientes de terceiro e segundo graus da expansão não-linear de Taylor da corrente. O coeficiente M é a interação dos produtos de segunda ordem 2w, w a w b e w b w a. H 1 (s) é a transcondutância do circuito. O termo 3g 3 2g 2 2M é a interação dos coeficientes não-lineares de terceiro e segundo graus. O resultado da interação gera termos de terceira ordem que, misturados com produtos de primeira ordem, produzem os produtos de intermodulação de terceira ordem. Nesta análise a anterior interação de termos de terceiro e de segundo graus deve-se à realimentação que proporciona a indutância L s. Substituindo (2.61) em (2.59), pode se demonstrar a dependência de IM 3 com

43 2.3. Análise de linearidade 29 o termo 1 sc gs R in + sl s g m1 (1 Y o1 Das equações 2.36 e A.23 é possível escrever A 2 IIP 3 = A2 IM3 g m2 ) 3. (2.65) (2.66) pelo que podemos concluir que a correspondente potência na entrada, onde ocorre o ponto de intersecção da potência da fundamental com a potência do produto de terceira ordem (P IIP 3 ), pode ser escrita substituindo 2.66 em A.24, o que resulta em P IIP 3 = R s H 3 1 (s) g 4 m1 2 a 1 (s) 3g 3 2g2M 2 (2.67) Otimização da linearidade A linearidade pode ser melhorada usando diferentes estratégias. Revisando (2.59), o IM3 pode ser decrementado com a redução de a 1 (s), a redução do termo (2.65) e o incremento dos produtos de segunda ordem. Assim, quando a terceira derivada da corrente pelo transistor em função da tensão porta-fonte de M 1 apresentar o valor de zero, rigorosamente falando para valores de g 3 positivos próximos de zero e g 2 for o máximo valor, o desempenho da linearidade alcançará o máximo valor. Como é indicado em (2.40), com a degeneração indutiva e o circuito de entrada sintonizado, o termo s 2 C gs (L s + L g ) cancela o termo 1, e como resultado a 1 (s) é reduzido. Isto indica que a topologia selecionada é mais adequada para manter o IM 3 pequeno em comparação com as topologias por degeneração resistiva e capacitiva, nas quais não existe tal cancelamento. Com maior valor de g m2 em relação a Y o1 (Y o1 g ds1 ) o termo (1 Y o1 g m2 ) em 2.65 torna-se menor em função do incremento da tensão de polarização. Como resultado, com maior largura do transistor M 2, o valor de g m2 se incrementa mais rápido para uma tensão porta-fonte de M 2 fixa. Assim, o termo 2.65 incrementará mais lentamente, aumentando a linearidade para uma tensão de polarização de M 1 dada. Adicionalmente, com L s, L g e C gs projetados para estarem sintonizados nas freqüências w e 2w é possível reduzir o último termo de (2.60). Ótimos valores de L s ( w), L s (2w), L g ( w), L g (2w) podem ser derivados fazendo o termo 3g 3 2g 2 2M igual a zero [37].

44 2.4. Estratégia e considerações de projeto Estratégia e considerações de projeto O circuito do LNA consiste de um estágio de entrada em fonte comum degenerado indutivamente e um transistor em cascata. O estágio de entrada translada o sinal recebido na antena numa corrente, com uma transcondutância dada por (2.13). O dimensionamento do transistor em cascata M 2 se fundamenta na redução do efeito Miller sobre C gd1, assegurando uma baixa impedância no terminal de dreno de M 1 ( 1 g m2 ) e uma impedância alta na saída para alimentar a carga. Além disso, o M 2 deve ser projetado para ter um baixo impacto nos desempenhos de ruído e de linearidade. Desta forma, é requerido um dispositivo suficientemente grande que reduza o efeito Miller ( g m1 g m2 ), mas não tão grande que sua contribuição de ruído comece a ser considerável. Desde que g m2 = g m1 2 representa um valor suficiente para diminuir o efeito Miller e que não representa contribuição considerável de ruído, poderia-se optar por uma largura do transistor M 2 de W 2 = W 1 /2 considerando uma tensão de porta-fonte igual nos dois transistores. Mas, antes é preciso revisar o impacto na linearidade, desde que exista uma relação na equação (2.65) indicando que um projeto adequado do transistor permite maximizar o desempenho de linearidade. Revisando o comportamento DC do circuito da figura 2.2 com o terminal dreno conectado à tensão de alimentação V dd por meio de um indutor, pode-se verificar que o aumento da tensão de polarização (V GS1 ) incrementará a corrente i = I DS1 = I DS2 ; pelo que, para uma largura W 2 fixa, V GS2 deverá incrementar. Por conseqüência, a tensão de dreno-fonte do transistor M 1 (V DS1 ) diminuirá, uma vez que deve cumprir com I DS1 = I DS2, já que a tensão de porta do transistor M 2 (V G2 ) é fixa, desde que para um maior valor de W 2 a variação de V DS1 seja menor. Se V DS1 abaixar de tal forma que chega a ser menor que V GS1 V t, o transistor passará da região de saturação para a região de triodo, o que não é recomendável tratando-se do dispositivo de amplificação. De modo que, existirá um W 2 que fixe o limite máximo de V GS1, tal que o transistor M 1 se mantenha em saturação para um W 1 e uma tensão de porta dada. Usando as equações de primeira ordem do transistor na região de saturação, uma

45 2.4. Estratégia e considerações de projeto 31 expressão para o menor valor de W 2 pode ser obtida usando a seguinte análise, I DS2 = I DS1 = K W 2 (V GS2 V t) 2, com K = µ 0C ox 2L IDS1 V GS2 = V G2 V DS1 = + V K t W 2 W 1 (V GS1 V t ) V DS1 = V G2 2 V t, (2.68) W 2 e com a condição de V DS1 > (V GS1 V t ) para que o transistor esteja na região de saturação, W1 V GS1 < V G2 (V GS1 V t ) W 2 W1 < V G2 V GS1 W 2 V GS1 V t W 2 > W 1 ( V G2 V GS1 V GS1 V t ) 2. (2.69) Então, para um dado valor máximo que V GS1 pode atingir, W 2 presentará um limite inferior tal que o transistor M 1 se mantenha em saturação. Como conseqüência, uma regra de seleção manual para W 2 é escolher um valor entre o mínimo W 2 calculado em 2.69 e o máximo de W 1 2 se este valor for maior. Adicionalmente, revisando a equação 2.69, a tensão de porta V G2 poder ser posta a V dd a fim de reduzir o número de fontes de polarização, desde que W 2 é uma variável flexível de projeto. Finalmente, usando as polarizações e dimensões dos dispositivos como variáveis de otimização para o projeto do LNA, os passos a seguir da estratégia de projeto são: 1. Adotar L = L min, para maximizar os valores de w T e g m. 2. A ótima largura do canal do transistor M 1 pode ser calculada usando Adotando uma dissipação de potência P D e um ganho de potência pré-estabelecido, a tensão de polarização (V GS1 ) máxima pode ser calculada. 3. Com V GS1 máximo e W 1 calculado, um valor de W 2 pode ser obtido usando um valor que seja o dobro de V GS1 máximo calculado em 2.69 ou a metade de V dd com o propósito de estabelecer que o transistor M 1 não distorce consideravelmente o sinal a baixos valores de V GS1. 4. Variando V GS1 desde V t até a tensão de polarização (V GS1 ) máxima calculada, é possível calcular os diferentes valores de g m1 e por conseguinte os valores de

46 2.4. Estratégia e considerações de projeto 32 L s usando a equação 1.8. Da mesma forma, adotando ressonância no circuito de entrada, os diferentes valores de L g podem ser calculados usando jw(l s + L g ) + 1 jwc gs = 0. (2.70) Calculados os valores de W 1, W 2 e os diferentes valores de g m1, g m2, L s e L g é possível obter o V GS1 ótimo para o qual o valor de P IIP 3 da equação 2.67 é o valor máximo e, deste resultado de V GS1 adotar os valores respectivos de L s e L g. Como conclusão, uma metodologia para o projeto de LNAs em CMOS que otimiza o desempenho de ruído e linearidade, para uma dada dissipação de potência e um dado ganho de potência, foi apresentada neste capítulo.

47 Capítulo 3 Implementação de um LNA Com especificações dadas, o projetista primeiro deverá selecionar uma topologia de circuito. Em alguns casos de projeto existem topologias que apresentam vantagens sobre outras quanto ao atendimento total da especificação. O próximo passo é definir as variáveis iniciais de projeto, por exemplo: as dimensões dos transistores, pontos de polarização, valores de resistores, de indutores e de capacitores, e ajustá-las para que o desempenho do circuito esteja dentro das características préestabelecidas. Por último, o projeto deverá ser configurado para que seja tolerante a variações de temperatura e parâmetros do processo. Este capítulo apresenta a implementação de um LNA com seus respectivos resultados de desempenho. As especificações iniciais do LNA, os cálculos das dimensões dos diferentes dispositivos e os valores de polarização são apresentados na seção 3.1. Resultados de simulação sem considerar as componentes parasitas de layout, são apresentados na seção 3.2. Aspectos básicos de implementação de indutores on-chip e considerações de layout são indicados na seção 3.3. A seção 3.4 apresenta os resultados das simulações e medidas do LNA projetado. 3.1 Projeto de um LNA com o método proposto Com o propósito de validar a metodologia proposta, um LNA que opere na faixa de 2400,0 a 2483,5 MHz 1 em tecnologia 0,35 µm CMOS CSD (3 camadas de metal 1 A seleção da faixa da freqüência se deve a dois aspectos: o parâmetro f T do transistor nmos para as tecnologias dispostas é consideravelmente maior que 2,5GHz (CMOS padrão 0,6 µm e menores); o outro ponto de vista foi a liberdade que existe na implementação acadêmica de aplicações na faixa ISM. 33

48 3.1. Projeto de um LNA com o método proposto 34 Tabela 3.1: Especificações do LNA comercial MRFIC1501 a 1,6 GHz@50Ω. Especificação Fonte de alimentação Consumo de potência Figura de Ruído P IIP 3 Ganho de potência (S21) Isolamento reverso (S12) Coeficiente de reflexão na entrada (S11) Coeficiente de reflexão na saída (S22) Valor 5 V 30 mw 1,1 db -8 dbm 18 db -30 db -10 db -10 db e 2 camadas de polisilício) da AMS (AustriaMicroSystems) foi projetado. Detalhes dos parâmetros de proceso para o transistor nmos são listados na seção C.1 do apêndice C. O ponto de partida do projeto do LNA é a seleção da topologia de circuito baseada nas especificações predefinidas por um projetista do receptor. As dimensões dos dispositivos são calculadas seguindo a estratégia de projeto formulada no capítulo anterior Especificações Este trabalho aborda o estudo de uma metodologia que procura o melhor desempenho em função de um conjunto de especificações. Por isso, é delineada uma especificação sujeita aos padrões mais rigorosos. Com este propósito, o desempenho de um LNA comercial em GaAs (MRFIC1501 da Motorola [38]) num sistema receptor de posicionamento global (GPS), é listado na tabela 3.1. Por conseguinte, para demonstrar a aplicabilidade da metodologia em CMOS a desempenho similares do LNA MRFIC1501 usando menor potência, são definidos os limites das especificações para o presente projeto de LNA na tabela Dimensionamento de dispositivos A topologia de fonte comum com degeneração indutiva foi selecionada no capítulo anterior como a mais adequada em consumo de potência, ganho e desempenho de

49 3.1. Projeto de um LNA com o método proposto 35 Tabela 3.2: Especificações para o projeto do do LNA. Especificação Fonte de alimentação Consumo de potência Figura de Ruído P IIP 3 Ganho de potência (S21) Isolamento reverso (S12) Coeficiente de reflexão na entrada (S11) Coeficiente de reflexão na saída (S22) Impedância de entrada e saída Freqüência de operação Valor 3,3 V < 15 mw 2 db -5 dbm 20 db -30 db -10 db -10 db 50 Ω 2,45 GHz ruído. No caso da linearidade, existem outras topologias que apresentam melhores resultados. A análise de linearidade realizada no capítulo 2 indica que existe uma estratégia de projeto que permite melhorar a linearidade com o devido compromisso das demais especificações da topologia selecionada. Seguindo a estratégia proposta na seção 2.4 com a entrada das especificações iniciais da tabela 3.2 e usando os parâmetros da tecnologia listados na tabela 3.3, é possível calcular as dimensões dos dispositivos passo a passo; assim: 1. O comprimento de canal adotado para os dois transistores é L=L eff =0,33 µm 2. O valor de W 1 para o qual se obtém o melhor desempenho de figura de ruído é W opt =293,2 µm. Com a máxima potência dissipada dada P D =15 mw e o mínimo ganho de potência = 20 db, a máxima tensão será V GS1 =0,68 V tal que não se ultrapase o limite de consumo de potência. 3. O valor mínimo de W 2 para o qual o máximo V GS1 seja o dobro do calculado anteriormente, será 54 µm. E quando o máximo V GS1 for a metade de V dd o valor mínimo de W 2 deve ser 120 µm, tal que o transistor M 1 se mantenha na região de forte inversão. É selecionado W 2 =120 µ m desde que este seja um valor aceitável para reduzir o efeito Miller. 4. Calculando os diferentes valores de L s e L g para V GS1 entre 0,5 V e 0,68 V

50 3.1. Projeto de um LNA com o método proposto 36 Tabela 3.3: Parâmetros para o transistor nmos na tecnologia AMS CSD 0.35µm CMOS. Parâmetros L eff µ 0 C ox V t µ eff v sat Unidades µm cm2 V s ff cm µm V 2 2 V s Valores 0, ,54 0,5 403,5 1,17*10 5 m s P IIP3 [dbm] V GS1 = 0,67 V V GS1 [V] Figura 3.1: Cálculo de P IIP 3 para achar o valor de V GS1 para P IIP 3 adequado. e, com eles calculando os diferentes valores de P IIP 3 usando a equação 2.67, é possível obter o valor de V GS1 ótimo para o melhor desempenho de linearidade. A figura 3.1 indica que para V GS1 =0,67 V o valor de P IIP 3 alcança seu valor máximo. Com este valor de polarização, L s =0,59 nh e L g =8,8 nh. Deve se observar que se a capacitância C gs é calculada usando a aproximação C gs = 2W L (válida quando o transistor está em saturação), é desprezado o valor da 3 capacitância de sobreposição o qual pode ser significativo e representar uma variação da indutância de L g para efetuar o casamento. Por isso foi necessária uma simulação prévia para determinar os valores adequados das indutâncias. Aplicações sem fio para uma faixa específica de freqüência requerem LNAs de faixa estreita para diminuir os requerimentos de um possível filtro na saída. No entanto, soluções de faixa larga são interessantes para aplicações multi-padrão. Uma solução típica para obter uma faixa estreita, é o uso de um circuito LC paralelo ressoante na saída para aumentar o ganho na faixa desejada. Este circuito aproveita o fato que a carga do LNA é geralmente a capacitância porta-fonte dos transistores de entrada do misturador, além do indutor conectar diretamente o dreno

51 3.1. Projeto de um LNA com o método proposto 37 V pol V dd L d v ant R 1 M 2 C in C 1 L g M 1 C out v out C pad L s C 2 C pad Figura 3.2: Esquema elétrico completo do LNA projetado. de transistor M 2 a V dd em DC. Como o objetivo é realizar um LNA completamente integrado, os indutores são implementados on-chip os quais em tecnologia CMOS apresentam fatores de qualidade baixos [33]. O anterior indica que o indutor do circuito ressoante, L d na figura 3.2, terá associado uma resistência em paralelo, que impõe a resistência de saída no terminal de dreno do transistor M 2. Por causa disto, é necessário usar o circuito de casamento implementado com o divisor capacitivo C 1 /C 2 [22] para casar a saída do LNA a 50 Ω. O valor de L d pode ser calculado inicialmente usando como capacitância de carga a capacitância vista no dreno do transistor M 2, formada pela capacitância a terra do circuito mixto C 1, C 2, C out (capacitância de desacoplamento DC), C pad (capacitância do pad), em paralelo com as capacitâncias parasitas do transitor C gd2 + C db2. Para as dimensões iniciais dos capacitores C 1 e C 2 do circuito de casamento da saída, é necessário considerar que o valor de C 2 deve ser maior que a soma da capacitância parasita entre o terminal de saída de C 1 e o substrato e da capacitância do pad (C pad 400fF ). Os valores de C 1 podem ser calculados da seguinte expressão R out R d2 g ds2 R out ( 1 sc 2 +sc pad 1 1 sc 1 + sc 2 +sc pad ) 2 = ( C 1 C 1 + C 2 + C pad ) 2 (3.1) onde R out é a resistência desejada na saída, no caso 50 Ω e g ds2 é a condutância dreno-fonte do transistor M 2. Portanto, os valores iniciais de L d, C 1 e C 2 são 7 nh, 250 ff e 1,8 pf respectivamente. Os componentes L s, L g, L d, C 1 e C 2 são adotados inicialmente como dispositivos ideais com o propósito de fazer simulações que estimem o comportamento dos demais parâmetros, para posteriormente revisar a influência dos elementos parasitários de cada um dos dispositivos com simulações

52 3.2. Simulações pré-layout S21 [db] S12 [db] e+09 2e e+09 3e e+09 4e+09 [Hz] e+09 2e e+09 3e e+09 4e+09 [Hz] (a) (b) ZinReal ZoutReal [db] -15 [Ohms] S11 [db] S22 [db] e+09 2e e+09 3e e+09 4e+09 [Hz] e+09 2e e+09 3e e+09 4e+09 [Hz] (c) (d) Figura 3.3: Parâmetros S, resultados de simulação pré-layout: (a) ganho de potência; (b) isolamento reverso; (c) coeficientes de reflexão na entrada (S11) e na saída (S22); (d) parte real da impedância de entrada e de saída. após da realização do layout. 3.2 Simulações pré-layout Esta seção apresenta os resultados das simulações do LNA antes da implementação do layout, isto é, sem ter em conta as parasitas dos dispositivos e de interconexão. As simulações foram feitas usando o software HSP ICE da Synopsys e ELDO RF da M entor Graphics Parâmetros de espalhamento A figura 3.3 apresenta os resultados de simulação dos parâmetros de espalhamento, S. O ganho de potência (S21) ilustrado na figura 3.3(a) indica uma resposta

53 3.2. Simulações pré-layout 39 do LNA de banda estreita com um máximo de 23 db a 2,45 GHz. O comportamento de banda estreita deve-se ao Q do circuito de saída ser bem alto, devido ao fato que não foi considerado a resistência associada ao indutor. A figura 3.3(b) indica um bom isolamento da entrada para a saída em toda a faixa de freqüência, com o valor máximo de -36 db o qual ocorre quando o ganho de potência apresentar o maior valor. Os coeficientes de reflexão tanto da entrada como da saída traçados na figura 3.3(c), S11 e S22 respectivamente, com valores menores que -10 db a 2,45 GHz indicam uma boa transmissão do sinal da fonte para a entrada e da saída para a carga, para impedâncias de 50 Ω em ambos casos. Com estes parâmetros é possível obter a impedância de entrada e saída do LNA. A figura 3.3(d) apresenta os valores da parte real da impedância de entrada e de saída, verificando assim, que um valor aproximado de 50 Ω é obtido na faixa de interesse Figura de ruído O desempenho simulado da figura de ruído para diferentes valores de polarização é mostrado na figura 3.4. A mínima figura de ruído acontece na faixa de 2,4 GHz a 2,45 GHz, com um valor mínimo de 1,17 db aplicando uma polarização de 0,67 V. Esta figura indica como a maior tensão de polarização a figura de ruído aumenta; o que é o esperado das expressões analíticas. Na figura 3.4 também é traçada a expressão analítica (2.24) para cada polarização, mostrando a boa estimativa da figura de ruído para a freqüência de operação; pois para outros valores de freqüência não é válida a curva, uma vez que não foram usados os diferentes valores da resistência de entrada para as diferentes freqüências. O modelo usado BSIM3V3.2 não leva em conta o efeito do ruído induzido na porta e o ruído gerado pelo eletrodo de porta. A modelagem destes efeitos é essencial devido ao impacto que estes têm na figura de ruído total. Foi usado o modelo proposto por Shaeffer [39], implementado como um subcircuito em HSP ICE e revisado na seção C.2 do apêndice C Desempenho de linearidade Para as simulações de desempenho de linearidade e obtenção do ponto P IIP 3 foram usados dois métodos de medida. O primeiro, uma técnica clássica [22], chamado método dos três pontos, que aproveita o fato de que o ganho incremental (trans-

54 3.2. Simulações pré-layout NF sim. Vpol=0.67 NF teor. Vpol=0.67 NF sim. Vpol=0.80 NF teor. Vpol=0.80 NF sim. Vpol=1.20 NF teor. Vpol= NF [db] NF 0.67 sim. (2.45 GHz) =1.17 db NF 0.80 sim. (2.45 GHz) =0.67 db NF 1.20 sim. (2.45 GHz) =0.49 db e+09 2e e+09 3e e+09 4e+09 [Hz] Figura 3.4: Figura de ruído do LNA pré-layout com diferentes polarizações. condutância) em três pontos diferentes de amplitude de entrada seja suficiente para determinar os três coeficientes g 1, g 2 e g 3 da equação A expressão do P IIP 3 resultante usando essa técnica é P IIP 3 = 4 V 2 g m (0) g m ( V ) + g m ( V ) 2g m (0) (3.2) R s onde V são desvios do valor de polarização DC interpretados como tensões de entrada. Como exemplo, para uma polarização DC de 0,66 V, é feito um desvio de 0,01 V, tendo como resultado três valores de transcondutância porta-fonte do transistor de entrada g m, para 0,65 V g m ( V ), 0,66 V g m (0) e 0,67 V g m ( V ). Esta técnica foi implementada com um script em HSP ICE. No caso do LNA, o valor de P IIP 3 da equação 3.2 deve ser referido à entrada, sendo necessário reduzí-lo num fator de Q 2 in, desde que o sinal de entrada que aparece nos terminais porta-fonte do transistor M 1, é multiplicado pelo Q de entrada (Q in ). Por conseguinte, a expressão de P IIP 3 para o LNA fica P IIP 3 = 4 V 2 Q 2 in R g m (0) s g m ( V ) + g m ( V ) 2g m (0) (3.3) O segundo método usado para determinar P IIP 3 foi a técnica clássica de teste de dois tons de entrada. Usando dois tons de entrada com freqüências que estão dentro da banda ou com freqüências que estão fora da banda, tal que um de seus respectivos produtos de intermodulação IM3 (2f 1 f 2 ou 2f 2 f1) caiam na banda. Esta técnica é usada como medida experimental em laboratório. A maioria das especificações indica que o teste deve ser feito quando é tomada a

55 3.2. Simulações pré-layout P0IP3 2w1 -w 2 =25.9 dbm 0-50 [dbm] Pout w1 PIM3 2w1 -w PIIP3 2w1 -w 2 =2.9 dbm P in [dbm] Figura 3.5: P IIP 3 e P OIP 3 para f 1 =2,465 GHz e f 2 =2,48 GHz, com dados de pré-layout e polarização de 0,67 V. intermodulação entre dois sinais que estejam dentro da banda (canais adjacentes), tal que um produto resultante de intermodulação caia na freqüência do sinal desejado. Infelizmente, os autores que têm projetado LNAs não indicam as freqüências aplicadas para fazer o respectivo teste. Desse modo não poderá existir um ponto preciso de comparação com os resultados de P IIP 3 existentes na literatura. Para este projeto foram usados os sinais com freqüências de f 1 =2,465 GHz e f 2 =2,48 GHz como tons de teste. Os produtos de intermodulação resultantes são: 2f 1 f 2 =2,45 GHz e 2f 2 f 1 =2,495 GHz. O produto 2f 1 f 2 será o produto de interesse, conforme este cai na freqüência do sinal desejado e, por tanto, terá o ponto de intersecção mais crítico. A figura 3.5 apresenta o resultado dos produtos de intermodulação 2f 1 f 2 e 2f 2 f 1, com os respectivos pontos de intersecção referidos nas potências de entrada P IIP 3 e da saída P OIP 3. Os valores calculados de P IIP 3 e de P OIP 3 para o produto 2f 1 f 2, são 2,9 dbm e 25,9 dbm respectivamente. O ponto de compressão de 1 db referido na potência de entrada P IP 1dB e na potência de saída P OP 1dB, é calculado como mostra a figura 3.6. Os valores calculados são: P IP 1dB = -23,5 dbm e P OP 1dB -1,1 dbm. As simulações foram feitas usando ELDO-RF com truncamento de 5 harmônicos da série de Fourier, ou seja, o máximo harmônico de intermodulação para cada tom de entrada será 5. Na tabela 3.4 são mostrados alguns dos diferentes produtos de intermodulação que resultam do truncamento de 5 harmônicos.

56 3.2. Simulações pré-layout P0P1dB=-1.1 dbm 1dB [dbm] PIP1dB=-23.5 dbm Pout w P in [dbm] Figura 3.6: Ponto de compressão de um db referido na entrada P IP 1dB e na saída P OP 1dB com uma polarização de 0,65 V. Finalmente, uma comparação entre, a expressão teórica proposta de P IIP 3 da equação 2.67, os resultados de simulação substituídos na equação 3.3 do primeiro método de medida usado e os resultados de simulação do método de medida de dois tons usando ELDO e Advanced Design System da Agilent (ADS 2002), é apresentada na figura 3.7. A figura 3.7 indica uma boa estimativa do P IIP 3 usando a equação 2.67 para valores de polarização baixos, sobretudo, para valores de polarização onde ocorre o valor máximo de P IIP 3. Ainda, para valores menores de polarização seja possível ter valores menores de potência ao limite máximo de consumo de potência préestabelecido. No entanto, é preciso cuidado, pois para o valor de polarização onde existe o máximo na curva do valor estimado, existe um valor menor na curva dos resultados de simulação. A diferença que existe entre o ponto de polarização para o máximo do valor estimado e, os valores simulados, deve-se à simplificação no modelo usado, desde que este não leva em conta todos os efeitos de segunda ordem do transistor MOS. Na figura 3.7 para valores de polarização (V GS de M 1 ) maiores de 0,8 V, pode se observar a estabilização e leve queda do P IIP 3 estimado, isto se deve ao fato do transistor M 1 tender a sair da região de saturação. Isto ocorre devido ao efeito que tem o transistor M 2 sobre a tensão dreno-fonte de M 1 (V DS1 ), pois para maior tensão de polarização, maior é a tensão porta-fonte do transistor M 2, a qual é a mesma tensão dreno-fonte (V DS2 ). Este comportamento é ilustrado na figura 3.8(a).

57 3.2. Simulações pré-layout 43 Tabela 3.4: Tabela dos primeiros 17 (na freqüência) produtos de intermodulação para f 1 =2,465 GHz e f 2 =2,48 GHz com truncamento de 5 harmônicos (n). Freqüência [MHz] n f1 n f2 15 : : : : : : : : : : : : : : : : : 4-2 O efeito mencionado anteriormente é considerado no valor estimado de P IIP 3, no termo (1 Y o1 g m2 ) da equação 2.65, onde Y o1 é aproximadamente igual à transcondutância dreno-fonte do transistor M 1 (g ds1 ). Para maiores tensões de polarização, g ds1 aumenta, chegando a ser maior que g m2, o que diminui o termo (1 Y o1 g m2 ), por conseguinte, diminui P IIP 3. A figura 3.8(b) apresenta as curvas de g ds1 e g m2 para diferentes valores de polarização. Pelo descrito acima, para altos valores de polarização, é possível dar uma explicação à discordância dos valores estimados em relação aos valores obtidos na simulação com ELDO e ADS. O modelo do transistor M 2 não foi bem considerado no modelo não-linear do circuito usado na obtenção da equação A contribuição mais importante da expressão 2.67 do P IIP 3 é a explicação da ocorrência de um valor máximo de P IIP 3 quando o termo 3g 3 2g 2 2M em 2.67 seja muito próximo de zero. Portanto, para um valor de g 2 próximo ao máximo e g 3 valor positivo próximo a zero levará ao valor máximo de P IIP 3. A figura 3.9 apresenta a corrente dreno-fonte dos transistores e suas três primeiras derivadas com respeito à tensão de polarização. De acordo com a figura 3.9(c), o valor máximo de P IIP 3 ocorre para uma tensão de polarização próxima a 0,65 V, o que concorda com os resultados obtidos na simulação da figura 3.7.

58 3.3. Considerações de layout P IIP3 [dbm] Express. Teorica Simulado BSIM3V3 Met. 3 pontos Simulado BSIM3V3 ADS Simulado BSIM3V3 ELDO-RF V gs [V] Figura 3.7: Comparação dos diferentes resultados de P IIP 3 obtidos em função da tensão de polarização. 3.3 Considerações de layout Em altas freqüências o projeto do layout influência consideravelmente o desempenho do LNA. Esta seção apresenta um resumo das técnicas de layout usadas para o projeto das linhas de interconexão e o projeto de cada dispositivo na tecnologia CMOS utilizada Linhas de transmissão Assumindo que as linhas usadas para transmitir o sinal de RF de um ponto a outro no layout, sejam linhas sem perdas, é possível usar um modelo simplificado para o cálculo das impedâncias características e avaliar seu impacto na freqüência de operação (2,45 GHz). Foram utilizadas linhas de placas paralelas com o terra conectado à placa inferior para transmisão de sinais RF, com o propósito de diminuir o acoplamento de sinal de RF com as outras linhas, o substrato e os elementos do circuito LNA [40]. Assim, as linhas RF têm um plano-terra separado por um óxido como dielétrico. Desta forma, é necessário considerar o efeito do dielétrico na velocidade de propagação das ondas. As expressões usadas para determinar a permissividade elétrica efetiva do dielétrico, a velocidade de propagação e a impedância característica foram as mesmas usadas para caracterizar microstrips na referência [41]. Como exemplo de

59 3.3. Considerações de layout g ds1 g m2 [V] V ds1 V ds2 (1.64, 1.03) [S] (1.78 V, 29.2e 3 S) V pol [V] (a) V pol [V] (b) Potencia dissipada [W] V pol [V] (c) Figura 3.8: (a) Tensões dreno-fonte dos transistores M 1 e M 2. (b) Transcondutância porta-fonte do transistor M 2 (g m2 ) e condutância dreno-fonte de M 1 (g ds1 ). (c) Dissipação de potência do LNA. cálculo foi considerado o pior caso, isto é, uma linha para transmitir sinal RF de 50 µm de largura implementada na terceira camada de metal e seu respectivo plano de terra implementado na segunda camada de metal. Os resultados indicaram uma constante efetiva do dielétrico (ɛ eff ) de 3,66. propagação pode ser feito como v p = Assim, o cálculo da velocidade de c ɛeff = 1, m s, (3.4) onde c é a velocidade da luz ( ms 1 ). Como resultado, para uma linha de 1 mm (caso extremo), o tempo de propagação é de 6.38 ps. Por conseguinte, no caso de ocorrer descasamentos entre linhas de transmissão, ou entre linhas e terminações, o tempo de propagação total da onda refletida será 64 vezes menor do que um período do sinal, e, dessa forma a onda refletida não deve afetar o sinal desejado.

60 3.3. Considerações de layout I ds [A] 0.03 g m1 [A/V] V pol [V] V gs [V] (a) (b) (0.65, 0.14) g 2 [A/V 2 ] g 3 [A/V 3 ] V gs [V] V gs [V] (c) (d) Figura 3.9: (a) Corrente dreno-fonte dos transistores. (b) Transcondutância porta-fonte do transistor M 1 (g m ). (c) Segunda derivada da corrente em função da tensão de porta-fonte do transistor M 1 (g 2 ). (d) Terceira derivada da corrente em função da tensão de porta-fonte do transistor M 1 (g 3 ) Capacitores integrados Foram usados dois tipos de implementação de capacitores. Os capacitores implementados com duas camadas diferentes de polisilício (POLY1-POLY2), foram utilizados para fazer o acoplamento AC entre a entrada e saída (C in e C out ), para implementar o circuito de casamento na saída e na entrada (C 1 e C 2 ) e para implementar os capacitores de desacoplamento que garantem o nível DC, conduzindo as flutuações dos pontos de polarização e alimentação para terra. Considerando que o capacitor parasitário entre a camada de polisilício mais baixa (POLY1) e o substrato seja significativo (aproximadamente sete vezes), o terminal da placa formada por POLY1 foi conectado no circuito onde menor influência tivesse a capacitância parasita.

61 3.3. Considerações de layout 47 (a) (b) Figura 3.10: (a) Detalhe do Layout dos PADs de entrada do LNA. (b) Fotografia dos PADs de entrada do LNA. O outro tipo de capacitor implementado é o formado entre placas de metal. Assim, aumentou-se a área comum das linhas de terra e das linhas de alimentação (V dd ) onde foi possível, a fim de incrementar a capacitância de desacoplamento P ADs Devido ao possível acoplamento entre as fontes de ruído pelo substrato e o sinal tanto o de entrada como o de saída (nos pads de sinal), foi usada uma camada de metal1 conectada a terra para isolar o pad do substrato. Esta solução aumenta a capacitância entre a camada superior do pad e terra, o que não é desejado. Na tecnologia implementada, os pads devem cumprir a regra de usar o metal2 e o metal3 empilhados para aumentar a resistência mecânica vertical do pad, pelo que, a capacitância do pad aumenta consideravelmente. Já os pads utilizados para terra foram implementados, com os três metais empilhados e inter-conectados por vias. A disposição dos pads para conexão com os instrumentos de medida é mostrada na figura Esta configuração deve-se à especificação das pontas de prova disponíveis no laboratório de medidas.

62 3.3. Considerações de layout Indutores integrados Devido ao alto impacto que os indutores integrados têm sobre o desempenho do LNA, esta sub-seção apresenta um breve resumo dos tópicos mais importantes sobre os indutores quadrados on-chip implementados e os modelos usados nas simulações. Recentemente, muitos autores têm discutido técnicas para melhorar o fator de qualidade dos indutores integrados em tecnologia CMOS. Entretanto, as técnicas propostas dependem diretamente do processo utilizado. No caso do projeto de o LNA implementado, a tecnologia usada é de origem digital com três metais e duas camadas de polisilício, a qual apresenta uma série de dificuldades para a implementação de indutores integrados, além de não ter à data de projeto do LNA dados precisos dos parâmetros da tecnologia que influenciam no desempenho dos indutores. A melhor forma de otimizar o projeto dos indutores numa tecnologia dada é conhecer os diferentes mecanismos de perdas que diminuem o fator de qualidade dos indutores, para posteriormente minimizá-los quanto seja possível. As perdas no alumínio devido à sua resistência física é um dos mecanismos mais influentes. A opção de projeto para diminuir este efeito é o aumento da largura do metal da linha do indutor, mas esta solução aumenta a área do indutor, modifica a indutância e aumenta a capacitância parasitária entre o indutor e o substrato. Outra solução, é o uso de indutores com duas camadas de metal empilhadas e interconectadas por vias, mas esta solução deverá ser considerada apenas quando as camadas de metal empilhadas tiverem valores similares de condutividade tal que exista uma redução considerável da resistência. Da mesma forma que na outra alternativa, também aumentará a capacitância parasita entre o indutor e o substrato, devido à diminuição da distância entre o substrato e a camada mais baixa do indutor. Além disso, há o efeito películar que começa a ser considerável em altas freqüências, modificando a distribuição de corrente no alumínio e incrementando assim a resistência equivalente. Perdas induzidas no substrato por acoplamento elétrico e magnético são outros mecanismos que diminuem o fator de qualidade num indutor integrado. A corrente que flui através da linha de alumínio gera um campo magnético em volta do indutor, e este campo magnético variante no tempo, por sua vez, produz um campo elétrico no substrato condutor. Conseqüentemente, uma corrente fluirá no substrato causando dissipação de energia e reduzindo a indutância efetiva do indutor.

63 3.3. Considerações de layout 49 Figura 3.11: Definição das dimensões de projeto do indutor integrado. A tecnologia CMOS usada apresenta uma resistividade relativamente alta no substrato (19 Ωcm), em comparação a tecnologias de padrão digital com substratos altamente dopados ( 10 2 Ωcm), produzindo uma dissipação considerável de energia no substrato, diminuindo assim, o fator de qualidade. Adicionalmente, a corrente que flui (correntes Eddy) no substrato tem direção oposta à corrente que flui na linha de alumínio onde foi implementado o indutor. Isto, gerará um campo magnético oposto ao campo magnético do indutor, resultando num decréscimo da indutância. Assim, uma camada condutora devidamente projetada perto da superfície do substrato, no caso a segunda camada de polisilício (POLY2), bloqueará o campo magnético que circula pelo substrato, eliminando assim os efeitos pelas correntes induzidas no substrato. Conhecidos os efeitos, foram feitas simulações em ASIT IC [42] sobre o projeto dos três indutores para determinar a influência das três técnicas mencionadas: aumento da largura de linha, empilhamento de metais e o uso de camada de bloqueio. Não foi notada melhora relevante na técnica de empilhamento de metais, o qual pode ser explicado devido à baixa conductividade do metal2 em relação ao metal3 e ao compromisso no aumento das perdas no substrato. No caso de por uma camada de polisilício sólida (levando em conta só as perdas por dissipação, desde que as correntes Eddy não foram consideradas nas simulações com ASIT IC), não observou-se aumento no fator de qualidade, o qual pode ser explicado devido ao fato da resistividade da camada de P OLY 2 ter um valor similar à resistividade do substrato (campo magnético intenso mais próximo ao substrato). Foi observada uma melhora significativa no uso de linhas de metal mais largas, mas existe o compromisso entre o tamanho do indutor e a freqüência de auto-ressonância do indutor.

64 3.3. Considerações de layout 50 C p a L R s b a L C ox R s b C ox C si C si R si R si C si R si C si R si (a) (b) Figura 3.12: (a) Modelo PI do indutor integrado usado por ASIT IC. (b) Modelo clássico do indutor integrado. Com as observações acima, foi usado o comando optsq do ASIT IC para projetar os indutores quadrados. O comando optsq otimiza o Q do indutor em função do aumento da largura do metal para uma indutância fixa, uma dimensão de diâmetro externo (dext) fixo, uma faixa de valores de espaçamento (esp.) e uma faixa de valores de largura. A figura 3.11 mostra o indutor do circuito ressoante de saída L d projetado, indicando as diferentes dimensões de projeto usadas. Para ter uma idéia dos valores aproximados do diâmetro externo, espaçamento, largura e número de voltas para um valor de indutância, foi usada a expressão para o cálculo da indutância dada por Mohan [43], implementada para o simulador HSP ICE e mostrada no apêndice C, na seção C.3.2. Foram usados dois modelos de indutores nas simulações, o modelo PI (figura 3.12(a)), resultado de ASITIC e o modelo clássico (figura 3.12(b)) do indutor integrado [44]. Ambos implementados em HSP ICE e ELDO e listados na seção C.3 do apêndice C Transistores Os transistores são desenhados com múltiplos transistores em paralelo para reduzir a capacitância parasitária e reduzir a resistência do eletrodo de porta (figura 3.13(a)). Assim, como é indicado na expressão B.10 do apêndice B, conectando-se os dois terminais de porta, a resistência do eletrodo de porta é diminuída e como conseqüência será reduzida sua contribuição de ruído. Adicionalmente, os transistores foram rodeados por contatos ao substrato para reduzir o ruído induzido pela resistência do substrato [45], reduzir o acoplamento do

65 3.3. Considerações de layout 51 (a) (b) Figura 3.13: (a) Layout do transistor M 1. (b) Detalhe do transistor M 1. (a) (b) Figura 3.14: (a) Layout do LNA projetado. (b) Fotografia do LNA fabricado. ruído pelo substrato e diminuir a posibilidade de ocorrência do efeito latchup. Um detalhe dos contatos ao substrato pode ser observado na parte esquerda e superior da figura 3.13(b) Layout final O layout final do circuito é mostrado na figura 3.14(a), com uma área total de aproximadamente 1 mm 2. Pode-se notar que os indutores foram alocados em função da diminuição das trilhas de interconexão entre seus terminais, além de ficar isolados, tal que, não se comprometa a indutância efetiva, diminuindo o acoplamento magnético entre os indutores e os elementos do circuito. A figura 3.14(b) mostra uma fotografia do LNA fabricado.

66 3.4. Resultados de simulação e experimentais 52 (a) (b) Figura 3.15: (a) Layout do segundo LNA projetado para ser usado com misturador e oscilador. (b) Layout final do LNA, misturador e oscilador juntos. Um segundo LNA foi projetado para ser usado num primeiro circuito teste frontend (LNA+misturador+oscilador). O processo usado também foi CMOS 0,35 µm, porém com quatro níveis de metal. O layout final apresenta as estruturas de um LNA isolado para teste, na figura 3.15(a), e o circuito f ront-end desenvolvido em conjunto pelos diferentes integrantes do grupo de pesquisa que é mostrado na figura 3.15(b). 3.4 Resultados de simulação e experimentais Esta seção apresenta os resultados de simulação considerando todos os elementos parasitários, isto é, após a realização do layout e extração respectiva dos componentes parasitários. Resultados de medidas do LNA fabricado são apresentados no final da seção Parâmetros de espalhamento A figura 3.16 apresenta os resultados de simulação dos parâmetros S, após a realização do layout, ou seja, considerando todos os elementos parasitários. O ganho de potência mostrado na figura 3.16(a) indica um valor máximo de 20 db a 2,45 GHz. A diminuição do ganho de potência em relação ao resultado de simulação pré-layout, deve-se principalmente à redução da resistência de saída no terminal de

67 3.4. Resultados de simulação e experimentais 53 dreno do transistor M 2. Esta resistência é o paralelo entre 1/g ds2 e a resistência paralela do indutor L d. A largura de faixa em -3 db da potência de saída ( w 3dB ) desviada da freqüência central (w 0 ) é calculada na figura 3.16(a) com um valor de aproximadamente 300 MHz. O fator de qualidade do LNA pode ser escrito em função da largura de faixa, como: Q LNA w 0 w 3dB, (3.5) resultando num valor de 8,16 no fator de qualidade do LNA. O Q LNA estimado consiste de duas contribuições: o fator de qualidade do circuito de entrada (aproximadamente 2,5, este valor é reduzido de 0,3 a cada aumento de 10 Ω na resistência de entrada) e o fator de qualidade de saída que é determinado principalmente pelo Q do indutor. O Q do indutor L d calculado no ASIT IC indicou um valor de 4,9, com um valor total do fator de qualidade do LNA estimado em 7,4. Este resultado se aproxima do valor calculado pela equação 3.5. Assim, um baixo Q no indutor de saída aumentará a largura da faixa e diminuirá o Q LNA. A figura 3.16(b) indica uma melhora no isolamento reverso de saída, com um valor de -42 db a 2,45 GHz, devido à diminuição do ganho. Este resultado mostra que o layout neste aspecto foi bem projetado, tal que não existem capacitâncias significativas que acoplem o sinal de saída com o sinal de entrada. Os coeficientes de reflexão da entrada e saída apresentados na figura 3.16(c) indicam um aumento no sinal refletido tanto da entrada como de saída, devido à influência das capacitâncias parasitas nos circuitos de casamento. No entanto, valores de -10 db e -13 db para S11 e S22 respectivamente, indicam um bom casamento. A figura 3.16(d) ilustra que os valores da impedância real de entrada e de saída estão próximos de 50 Ω na freqüência de 2,45 GHz Estabilidade Um amplificador deverá ser incondicionalmente estável, isto é, não poderá existir nenhuma condição na qual o amplificador possa entrar em oscilação. Oscilações são possíveis quando a entrada ou a saída apresentarem uma resistência negativa [46]. Na literatura existem diversos fatores que determinam a estabilidade de um circuito. O fator de estabilidade K foi usado como parâmetro para medir a estabilidade

68 3.4. Resultados de simulação e experimentais BW = 300 MHz -45 S21 [db] S12 [db] e+09 2e e+09 3e e+09 4e+09 [Hz] e+09 2e e+09 3e e+09 4e+09 [Hz] (a) (b) ZinReal ZoutReal [db] -6-8 [Ohms] S11 [db] S22 [db] e+09 2e e+09 3e e+09 4e+09 [Hz] e+09 2e e+09 3e e+09 4e+09 [Hz] (c) (d) Figura 3.16: Parâmetros S, resultados de simulação pós-layout: (a) ganho de potência; (b) isolamento reverso; (c) coeficientes de reflexão na entrada (S11) e na saída (S22); (d) parte real da impedância de entrada e de saída. do LNA. O fator K dado por [46], é K = 1 S11 2 S S11 S22 S12 S21 2, (3.6) 2 S12 S21 onde K deve ser maior que 1 para que o circuito seja incondicionalmente estável. Resultados de simulação com ELDO RF indicaram valores maiores que 1 em toda a faixa de freqüências de interesse com um valor de K=2,5 a 2,45 GHz Figura de ruído A figura de ruído simulada para uma polarização de 0,65 V é mostrada na figura Um valor de 2,03 db é obtido para uma freqüência de 2,45 GHz. O incremento da figura de ruído em relação aos resultados de simulação pré-layout é devido à resistência série associada aos indutores L g e L s, e à consideração do ruído gerado

69 3.4. Resultados de simulação e experimentais NF Vpol=0.65 NF Vpol=0.80 NF Vpol= NF 0.65 (2.45 GHz) =2.03 db NF 0.80 (2.45 GHz) =1.19 db NF 1.20 (2.45 GHz) =0.90 db NF [db] e+09 2e e+09 3e e+09 4e+09 [Hz] Figura 3.17: Figura de ruído do LNA pós-layout com diferentes polarizações. pela resistência do eletrodo de porta, além da diminuição da tensão de polarização. Como indutores com baixo Q diminuem o desempenho de figura de ruído, existe então a necessidade de uma boa caracterização dos indutores antes da realização do projeto, isto foi atendido na segunda versão de projeto onde foram incluidos separadamente os indutores usados no projeto do LNA. Mesmo assim, é possível melhorar o desempenho de ruído incrementando a tensão de polarização, mas esta solução aumentará a dissipação de potência Desempenho de linearidade A figura 3.18 mostra os cálculos de P IIP 3 e P OIP 3 para uma tensão de polarização de 0,65 V. Os valores obtidos de -1,82 dbm e 18,5 dbm para P IIP 3 e P OIP 3 respectivamente, são menores que os valores obtidos na simulação pré-layout. O ponto ótimo de polarização para o qual existe um valor máximo de P IIP 3 foi deslocado por causa da variação dos valores finais das indutâncias e pela variação das tensões V DS1 e V DS2, pois foram incluídas as resistências séries associadas aos indutores. Os pontos de compressão de 1 db referidos na potência de entrada P IP 1dB e na potência de saída P OP 1dB foram -25,2 dbm e -4,6 dbm, respectivamente. Este resultado mostra a diminuição rápida do ganho para potências de entrada maiores que -25,2 dbm. Mesmo assim, para um valor de potência de entrada de -25 dbm no LNA, na saída se terá um valor da tensão de 125 mv efetivo para uma carga de 50 Ω.

70 3.5. Resultados experimentais P0IP3 2w1 -w 2 =18.5 dbm 0 [dbm] Pout w1 PIM3 2w1 -w 2 PIIP3 2w1 -w 2 =-1.82 dbm P in [dbm] Figura 3.18: P IIP 3 e P OIP 3 para f 1 = 2,465 GHz e f 2 =2,48 GHz, com dados de pós-layout e polarização de 0,65 V. Tabela 3.5: Valores e dimensões finais do LNA projetado. Parâmetros W 1 W 2 L g L s L d C 1 C 2 Valor 290 µm 120 µm 4,6 nh 0,6 nh 5,6 nh 200 ff 800 ff A tabela 3.5 lista os valores finais e dimensões dos componentes do LNA implementado, enquanto a tabela 3.6 indica um resumo do desempenho simulado do LNA. 3.5 Resultados experimentais Foram caracterizados experimentalmente quatro amostras do circuito teste, fabricados na tecnologia 0,35 µm CMOS da AMS, com referência fapesp103 na estação de prova Cascade. Inicialmente usou-se o analizador de rede com referência HP8722D fabricado por Hewlett P ackard para medir os parâmetros de espalhamento. Antes de iniciar o teste, o sistema foi calibrado no plano de referência das micro-pontas. A figura 3.19 apresenta o resultado do ganho de potência (S21) e o coeficiente de isolamento reverso (S12) do LNA com uma polarização de 0,65 V. O valor máximo do ganho de potência medido (-0,227 db) ocorre em aproximadamente 2,673 GHz. A largura da faixa para a qual o ganho de potência cai -3 db é de 1,1 GHz aproximadamente; este resultado indica o mal desempenho do fator de

71 3.5. Resultados experimentais 57 Tabela 3.6: Desempenho simulado do LNA implementado com tensão de polarização de 0,65 V. Especificação Fonte de alimentação Consumo de potência Figura de Ruído P IIP 3 Ganho de potência (S21) Isolamento reverso (S12) Coeficiente de reflexão na entrada (S11) Coeficiente de reflexão na saída (S22) Impedância de entrada e saída Freqüência de operação Valor 3,3 V 4 mw 2 db -1,8 dbm 20 db -42 db -10 db -13 db 50 Ω 2,45 GHz qualidade do indutor L d projetado, explicado pelo fator de qualidade resultante do LNA Q LNA 2,673GHz 1,1GHz = 2, 43. Isto é, propondo a hipótese de um mal desempenho dos fatores de qualidade dos indutores de entrada L g e L s, o fator de qualidade do circuito de entrada Q in caí para um valor de aproximadamente 2 considerando fatores de qualidade de 0,5 dos indutores, segundo as simulações; o que indica, um valor resultante para o fator de qualidade do indutor L d de aproximadamente 0,43. Na hipótese anterior foi descartada a possibilidade de um possível descasamento do divisor capacitivo C 1 /C 2, efeito que produz uma redução no ganho final. A diminuição severa do fator de qualidade leva ao decremento da resistência de saída e por conseguinte, uma redução do ganho, um pobre casamento da saída e um aumento da largura da faixa do LNA, como é constatado nos resultados de simulação da figura 3.20 com os valores dos Q dos indutores mudados. Além disso, uma redução no valor da indutância dos indutores implementados diminuirá o casamento tanto da entrada como da saída, como é apresentado nos resultados medidos dos coeficientes de reflexão da entrada e da saída indicados na figura A corrente fornecida medida ao circuito com tensão de polarização de 0,65 V foi de 1,36 ma. O consumo de potência calculado com a medida de corrente foi de aproximadamente 4,5 mw. Este valor é baixo e comparável aos melhores valores publicados na literatura. Em função dos resultados experimentais obtidos, decidiu-se não continuar com os

72 3.5. Resultados experimentais GHz Figura 3.19: Medida dos parâmetros S21 e S12 no chip. testes do circuito quanto à caracterização da figura de ruído e da linearidade, pois estes parâmetros dependem fortemente do ganho, que foi bem inferior ao almejado. Concluíndo, neste capítulo apresentamos a projeto completo de um LNA operando na faixa de 2,45 GHz, levando em conta o desempenho de ruído, a linearidade, a dissipação de potência, o ganho e o casamento de impedâncias. Protótipos foram fabricados e caracterizados experimentalmente, e constatou-se que o ganho de potência foi inferior ao esperado, e isto se deve principalmente ao baixo fator de qualidade dos indutores integrados na tecnologia usada.

73 3.5. Resultados experimentais [db] S21 [db] S11 [db] -18 S22 [db] 1.5e+09 2e e+09 3e e+09 4e+09 Figura 3.20: Resultados de simulação de S21, S11 e S22 com novos valores de Q e inductância dos indutores usados. [Hz] Figura 3.21: Medida dos parâmetros S11 e S22 no chip.

74 Capítulo 4 Conclusões Este trabalho explorou o desempenho de ruído e linearidade da topologia de fonte comum degenerada por indutor para a implementação de um amplificador de baixo ruído (LNA) completamente integrado em tecnologia CMOS. É proposta uma metodologia de projeto para LNA cuidando do compromisso existente entre os principais parâmetros que caracterizam um LNA [47]. Para concluir, este capítulo resume brevemente as contribuições mais importantes apresentadas neste trabalho, além de indicar algumas recomendações para trabalhos futuros. 4.1 Contribuições Uma nova expressão para o fator de ruído do LNA tem sido obtida. Foi mostrada a possibilidade de otimizar o fator de ruído e derivar como resultado uma dimensão adequada do dispositivo amplificador. Adicionalmente, foram derivadas expressões para estimar o compromisso do desempenho de ruído com o ganho, o consumo de potência, o casamento de impedâncias e a tensão de polarização. A análise de linearidade usando a expansão em série de Volterra permitiu derivar uma expressão intuitiva para o IM3 e P IIP 3. Foi demonstrado o efeito de interação dos produtos de segundo e terceiro grau e a dependência das impedâncias fora da banda. Como um resultado, demonstrou-se a existência de um valor adequado de tensão de polarização tal que a linearidade seja melhor, entretanto, não é verdade conforme adotado na literatura de que para maior tensão de polarização sempre será melhor a linearidade, além de mostrar que existe a possibilidade de realizar um projeto de LNA com bom desempenho linear sem consumir potência adicional. 60

75 4.2. Recomendações para trabalhos futuros 61 Uma estratégia para projetar LNA em tecnologia CMOS que considera o ganho, o desempenho de ruído, a linearidade, o casamento de impedâncias e o consumo de potência foi apresentada. Um exemplo do projeto de um LNA na tecnologia 0,35 µm CMOS com seus respectivos resultados de simulação, validaram as expressões e a estratégia proposta. Nesta tecnologia, um LNA foi projetado e fabricado. Resultados de medidas indicaram ganho abaixo do esperado e o principal motivo foram os baixos fatores de qualidade dos indutores e o possível descasamento devido às variações dos valores das capacitânciasno processo. Entretanto, a dissipação foi de aproximadamente 4,5 mw cujo valor está dentro do estimado, e que por sua vez é um excelente resultado comparado com valores apresentados na literatura. 4.2 Recomendações para trabalhos futuros A necessidade de modelar o comportamento das fontes contribuintes de ruído com respeito as tensões de polarização de um transistor MOS é importante. A expressão apresentada neste trabalho para a ótima largura do transistor amplificador, depende dos valores γ e δ, valores que foram adotados para o projeto exemplo segundo dados empíricos usados na literatura e, os quais ainda não tem um modelo físico adequado. A análise de linearidade realizada foi feita usando sinais senoidais na entrada. No entanto, as aplicações estão baseadas em sinais modulados, assim, recomenda-se uma exploração do comportamento não-linear do LNA usando sinais modulados na entrada, que permitirá estimar um comportamento mais próximo da operação real. Revisar a influência de cada um dos contribuintes de distorção, assim como incluir os diferentes efeitos de segunda ordem do transistor de canal curto, permitirá estudar as causas físicas do comportamento não-linear do circuito em função das expressões propostas neste trabalho ou de novos parâmetros que melhoram o modelo dos dispositivos envolvidos. Estudar a possibilidade de diminuir os valores de indutores projetados cuidando da influência sob as especificações. Esta diminuição, permitirá construir indutores pequenos e diminuirá as perdas resistivas aumentando os fatores de qualidade dos indutores implementados. Por sua vez, causará melhoras no ganho e desempenho de ruído. Para um projeto de um LNA totalmente integrado numa tecnologia CMOS es-

76 4.2. Recomendações para trabalhos futuros 62 pecífica, se faz necessário a construção e caracterização de indutores integrados numa dada tecnologia. Com os indutores caracterizados, recomenda-se re-projetar o LNA para validar experimentalmente a metodologia proposta por completo.

77 Apêndice A Especificações Um sistema receptor sem fio deverá extrair e selecionar um sinal modulado desejado: o sinal com a portadora é convertido para um sinal com freqüência menor e o sinal modulado (informação) é recuperado com a mínima adição de ruído e distorção. Comumente o desempenho do receptor é especificado pela sensibilidade, seletividade e distorção. A seguir detalharemos estes parâmetros. A.1 Sensibilidade A sensibilidade é a medida que quantifica a habilidade do receptor de responder a sinais fracos. Seu valor é especificado em unidades de potência (dbm) e indica o mínimo sinal detectável, tal que a relação sinal-ruído (SNR out ) na saída seja suficiente para uma aplicação 1. A degradação da SNR é conseqüência do ruído adicionado pelos diferentes blocos do receptor. A medida dessa degradação é o fator de ruído definido por Friis em [48], como: F = SNR in SNR out, (A.1) onde SNR in é a relação entre a potência do sinal entregue na entrada do primeiro bloco (depois da antena) e a potência de ruído nos terminais da entrada; a qual se deve à resistência de entrada num receptor com casamento na entrada R in = R s (R s é a resistência da fonte do sinal de entrada). Daí que, o fator de ruído pode ser 1 Em sistemas digitais deve-se manter um nível de relação Bit/Erro (BER). 63

78 A.1. Sensibilidade 64 reescrito como: P in P Rs F = SNR out P in = P Rs F SNR out. (A.2) A potência total do sinal distribuído em toda a banda (B), é a integral da equação A.2. Mudando as unidades para dbm [49], temos (considerando P Rs, F, SNR out constantes na banda f com R s = R in ): dbm dbm db P in,min = P Rs + NF + SNR out,min + 10 log f db (A.3) com N F = 10 log F (A.4) P Rs = V n,in 2 = 4 K T R s f = K T f 2 2 R in 4 R in (A.5) = 173, 8dBm/Hz. A equação A.4 é a definição da Figura de Ruído (NF) em unidades de db. Da equação A.3 para uma sensibilidade especificada, existirá uma relação de SNR na saída que cumpre com mínimos requerimentos do BER para um padrão, pode-se calcular a NF total do sistema. Com o intuito de conhecer a influência de NF do LNA e desde que o receptor é um sistema de blocos em cascata, é possível expressar o ruído total em função de cada uma das contribuições dos blocos [48]. Usando a equação A.2 e com SNR out = P out /N out, P in a potência entregue na entrada, P out a potência de saída, N in é o ruído na entrada e N out é o ruído na saída do sistema, tem-se: P in N out F = K T B P out = 1 N out G K T B com G = P out, P in (A.6) onde N out = F G K T B é a potência de ruído na saída, a qual inclui o ruído da fonte do sinal. A potência de ruído devido ao sistema está dada pela equação A.6 e pode ser escrita como: N sys = (F 1) G K T B [watts] (A.7) Aplicando o procedimento ao sistema em cascata da figura A.1, temos que a potência de ruído na saída do bloco 1, N 1 é: N 1 = F 1 G 1 K T B (A.8)

79 A.1. Sensibilidade 65 O ruído na saída do bloco 2 é o ruído da saída do bloco 1, multiplicando N 1 pelo ganho do bloco 2, mais o ruído introduzido pelo bloco 2: N 2 = F 1 G 2 G 1 K T B (A.9) Escrevendo a equação A.7 considerando-se apenas a adição do bloco 2, tem-se: N 2 1 = (F 2 1) G 2 K T B. (A.10) Assim, a potência total de ruído na saída do bloco 2 pode ser expressa por: N 21 = F 1 G 2 G 1 K T B + (F 2 1) G 2 K T B. (A.11) Usando o mesmo procedimento com o bloco 3, o ruído adicionado por esse, temos: N 3 1 = (F 3 1) G 3 K T B. (A.12) Usando a equação A.11 e a equação A.12, o ruído na saída do bloco 3 pode ser expresso por: N 31 = F 31 G 3 G 2 G 1 KT B = F 1 G 3 G 2 G 1 KT B+(F 2 1)G 3 G 2 KT B+(F 3 1) G 3 KT B. (A.13) Da equação A.13 o fator de ruído dos três primeiros blocos pode ser expresso por: F 31 = F 1 + (F 2 1) G 1 + (F 3 1) G 1 G 2, (A.14) logo, a equação A.14 pode ser generalizada para todos os blocos do sistema em cascata, como: F n = F 1 + (F 2 1) + (F 3 1) (F n 1). (A.15) G 1 G 1 G 2 n G i Analisando a equação A.15 pode-se observar que o fator de ruído é reduzido com o aumento do ganho de cada um dos estágios, mas especialmente do primeiro bloco, o LNA. O primeiro estágio também deverá ter um fator de ruído reduzido, desde que este (F1) contribui diretamente com o fator de ruído total. Da mesma forma, se terá uma melhor sensibilidade para um menor valor de NF. Para obter um exemplo de cálculo do fator de ruído do LNA é necessário que haja uma especificação aproximada dos ganhos e da contribuição de ruído dos diferentes estágios. i=1

80 A.2. Distorção 66 NS F1,G1 N1 N2 N3 Nn F2,G2 F3,G3 Fn,Gn Figura A.1: Sistema em cascata para análise de ruído. A.2 Distorção A distorção é a alteração de sinais na banda desejada por sinais não desejados. A distorção é produzida pelas características não-lineares dos dispositivos do sistema. Um sistema não-linear, sem memória 2, pode ser aproximado usando a expansão de série de Taylor, relacionando a tensão de saída com as variáveis de entrada: v o (t) k 1 v i (t) + k 2 v 2 i (t) + k 3 v 3 i (t) +... (A.16) Assumindo, para sinais de pequenas amplitudes de entrada, que os três primeiros termos da série são suficientes para representar o sistema e que o sinal de entrada está constituído por dois tons, como segue: v i (t) = A 1 cos(w 1 t) + A 2 cos(w 2 t) (A.17) então, o correspondente sinal na saída poder ser escrito como: v o (t) k 1 [A 1 cos(w 1 t) + A 2 cos(w 2 t)] + k 2 [A 1 cos(w 1 t) + A 2 cos(w 2 t)] 2 + k 3 [A 1 cos(w 1 t) + A 2 cos(w 2 t)] 3. (A.18) Usando-se as expressões trigonométricas cos 2 x = cos(2x)+1 2, cos 3 x = depois de manusear os termos obtém-se: 3 cos x+cos(3x) 4, v o (t) k 2 2 (A2 1 + A 2 2) + (k 1 A k 3A k 3A 1 A 2 2) cos(w 1 t) + (k 1 A k 3A k 3A 2 1A 2 ) cos(w 2 t) + k 2A 2 1 cos(2w 1 t) + k 2A 2 2 cos(2w 2 t) k 3A 3 1 cos(3w 1 t) k 3A 3 2 cos(3w 2 t) + k 2A 1 A 2 cos(w 1 w 2 )t + 2 k 2 A 1 A 2 cos(w 1 + w 2 )t k 3A 2 1A 2 cos(2w 1 + w 2 )t k 3A 2 1A 2 cos(2w 1 w 2 )t k 3A 1 A 2 2 cos(2w 2 + w 1 )t k 3A 1 A 2 2 cos(2w 2 w 1 )t (A.19) De A.19 pode-se observar que há componentes DC e componentes adicionais (harmônicos) à fundamental. Os componentes de ordem par podem ser reduzidos 2 Num sistema sem memória os sinais de saída não dependem dos valores passados da entrada. Já que os diodos, transistores, capacitores, etc., são dispositivos com memória, uma melhor aproximação deve ser feita usando as séries de Volterra.

81 A.2. Distorção 67 mediante o uso de entrada diferencial num circuito. As componentes fundamentais dos tons w 1 e w 2 são k 1 A 1 + 3k 4 3A k 2 3A 1 A 2 2 e k 1 A 2 + 3k 4 3A k 2 3A 2 1A 2, respectivamente, as quais são proporcionais ao ganho do circuito linear k 1, à amplitude do sinal A 1 e ao fator de terceira ordem k 3. A.2.1 Ponto de compressão de 1dB Um circuito amplificador que tem tendência ao saturamento começará a comprimir a componente fundamental ou seja, k 3 < 0, para níveis de entrada A 1 ou A 2 suficientemente altos. A compressão do sinal é quantificada mediante o ponto de compressão a 1dB. O ponto de compressão a 1dB é definido como o nível de entrada (A 1 1dB em tensão ou P 1 1dB em potência) que causa uma redução de 1dB na potência de saída da fundamental em relação ao ganho linear. Considerando só um tom de entrada, o coeficiente da fundamental (w 1 ) da equação A.19 fica: v o w1 = A o (k k 3A 2 1) (A.20) e aplicando a definição do ponto de compressão se pode escrever: 20 log A o k 1 A 1 = 20 log 1dB (A.21) A 1 A 1 Substituindo a equação A.20 na equação A.21 para calcular o ponto de compressão de 1dB: 20 log k k 3A 2 1 1dB = 20 log k 1 1dB log k k 3A 2 1 1dB = log k 1 + log(0, 89125) k k 3A 2 1 1dB = 0, 89125k k 3A 2 1 1dB = 0, 1087k 1 A 1 1dB = 0, 145 k 1 k 3 (A.22) Para o cálculo aproximado do ponto de compressão é necessário conhecer a função de transferência de terceira ordem k 3. Outro efeito que pode ser referenciado a partir da componente fundamental na saída é o bloqueio. Para uma entrada consideravelmente maior da componente A 2, a qual representa o sinal de interferência com respeito a A 1, isto é, A 2 >> A 1, e como k 3 < 0 (efeito compressor de um amplificador), a função de transferência cairá para zero, ou seja, o sinal será bloqueado [49].

82 A.2. Distorção 68 A.2.2 Intermodulação Outro parâmetro para avaliar a linearidade de um circuito é a intermodulação, que é caracterizada pelos componentes de freqüência que estão inter-modulando. Para o caso em que foram desprezados os termos de ordem maior que 3, os componentes de intermodulação (IM) são os obtidos na equação A.19. Os componentes de intermodulação de segunda ordem são os que têm freqüências IM 2 : (w 1 ± w 2 ) e os de terceira ordem com freqüências IM 3 : (2w 1 ± w 2 ) e (2w 2 ± w 1 ). Desde que as freqüências de interferência se devam em sua maior parte por sinais de canais próximos, o componente de IM 2 : (w 1 w 2 ) é pequeno e o componente IM 2 : (w 1 + w 2 ) é muito alto. Existirão, entretanto, componentes de intermodulação de terceira ordem bem próximos ao sinal modulado desejado. Uma medida usada para avaliar a linearidade em função dos produtos de intermodulação de terceira ordem é o ponto de intersecção de terceira ordem IP3. O ponto de intersecção medido com referência na entrada (IIP 3, pode ser medido em potência P IIP 3 ou nível A IIP 3 ), é a potência de entrada (no caso P IIP 3 ) para qual a potência de saída da fundamental (devido ao ganho linear k 1 ) é igual à potência de saída dos produtos de IM3. O ponto de intersecção medido com referência na saída (OIP 3) é a potência da saída para qual a potência de saída da fundamental (devido ao ganho linear k 1 ) é igual à potência de saída dos produtos de IM3. O ponto de intersecção de terceira ordem pode ser medido aplicando dois sinais na entrada que estejam com freqüência próxima da portadora. Tradicionalmente, a medida é feita com tons da mesma amplitude e variações na varredura das amplitudes dos sinais de entradas de igual tamanho 3. Devido ao efeito compressor dos circuitos é necessário realizar uma interpolação dos pontos de nível mais alto, como se mostra na figura A.2. Deve-se ressaltar que o IP 3 varia em função da diferença em freqüência dos tons de teste, ou seja, da proximidade do produto de intermodulação em relação à fundamental (proximidade ao ponto de maior ganho). Os padrões especificam as características de intermodulação que devem-se cumprir a um valor específico de f 1 f 2. Entretanto, na literatura de LNAs implementados os autores diferem (mesmo para uma aplicação padrão específica) dos pontos de medida. Assim, as comparações feitas muitas vezes não são corretas. 3 As amplitudes dos sinais de teste podem ser diferentes. Entretanto, na prática, um dos tons deverá ser suficientemente maior, tal que o produto de intermodulação IM3 resultante seja precisamente mesurável [50]

83 A.2. Distorção 69 OIP3 Pout[dBm] IP3 1dB 1era. ordem 3era. ordem(im3) Pruido_fundo SNR,min_out SFDR BDR P1dB PIIP3 Pin[dBm] Figura A.2: Definição do IP3. Extraindo os termos IM3 da equação A.19 e considerando os sinais de entrada com a mesma amplitude da definição de IIP 3, onde A in = A IIP 3 quando a saída do termo, devido ao ganho linear, é igual à saída dos produtos IM3, pode-se escrever: k 1 A IIP 3 = 3 4 k 3 A 3 IIP 3 4 k 1 A IIP 3 = 3 k 3. (A.23) O IIP 3 em condições de casamento pode ser escrito como: P IIP 3 = A2 IIP 3 2R s P IIP 3 = 2k 1 3k 3 R s. (A.24) (A.25) Pode-se dizer, de acordo com o que foi anteriormente apresentado, que para uma boa estimativa do comportamento linear de um circuito basta calcular o coeficiente de terceira ordem k 3. Se a relação entre A IIP 3 e A 1 1dB for 9,3 (desprezando harmônicos de ordem maior) o ponto de compressão de 1 db será menor e, portanto, mais crítico como especificação da linearidade. Com o mesmo procedimento usado para um sistema não-linear é possível avaliar a linearidade de um sistema com blocos em cascata. Com algumas simplificações e adotando o pior caso de IIP 3 n = 1 1 n + IIP i=2, (A.26) i 1 j=1 G2 j IIP 3 2 i

84 A.2. Distorção 70 onde: o IIP3 de todo o sistema é IIP 3 n e pode ser melhorado, incrementando os IIP3s (IIP 3 i ) dos blocos individuais, e significativamente, aumentando o IIP3 dos blocos finais. O IIP 3 n será maior quando o denominador da equação A.26 for menor, isto é, diminuindo-se o termo que mais aumenta o denominador, que neste caso é o termo para i = n (último estágio), posto que este é multiplicado pelo ganho dos estágios anteriores e dividido pelo IIP 3 i para cada estágio. Entretanto, um aumento do ganho dos estágios anteriores (especialmente do ganho dos primeiros blocos) diminuirá o IIP 3 n. Logo, é necessário que exista um circuito com bom desempenho linear na saída do sistema e ganhos reduzidos nos primeiros estágios. Como se viu anteriormente, o requerimento de ganhos menores é contraditório para a condição de menor fator de ruído do sistema (equação A.15). Assim, pode-se dizer que não existirá uma condição de projeto que otimize tanto o desempenho de ruído quanto a linearidade num circuito de apenas um estágio, mas existe um compromisso que pode ser cumprido dentro das especificações tal que o desempenho dos dois parâmetros seja adequado. A.2.3 Faixa dinâmica Outra forma de medir a distorção é quantificar a habilidade de um receptor de detectar as variações de nível do sinal de entrada, chamada faixa dinâmica, analisada a seguir. A faixa dinâmica é a diferença entre o a máxima amplitude do sinal de entrada que pode tolerar o receptor e a mínima amplitude do sinal que pode ser detectada com SNR out especificada. Isto é, a diferença entre o ponto de compressão referido na entrada (desde que este é mais crítico que o IP3) e o mínimo sinal detectável, os quais são dados pelas equações A.22 e A.25 (para o valor em potência) respectivamente. Portanto, a faixa dinâmica pode ser dada por: [ ] dbm db DR = P 1dB + 173, 8 NF SNR out,min 10 log f Hz db (A.27) Nas especificações dos padrões são usadas duas definições de faixa dinâmica: faixa dinâmica livre de espúrias (SFDR) e faixa dinâmica de bloqueio (BDR). A equação A.27 define o BDR, ou seja, quando o limite superior é imposto pelo efeito compressor. Para o SFDR, o limite superior é definido quando o componente IM3 referido na entrada for igual ao ruído de fundo (noisefloor). O noisefloor é definido

85 A.3. Seletividade 71 como o ruído intrínseco visto na entrada (figura A.2): P ruidodefundo = 173, 8 [ ] dbm Hz + NF + 10 log f db (A.28) Das equações que definem o IIP 3 e da equação A.28 o SFDR pode ser escrito como [49]: SF DR = 2 3 (IIP 3 P noise floor ) SNR out,min (A.29) Na literatura, geralmente para o cálculo da faixa dinâmica é assumido que SNR out,min seja zero. A.3 Seletividade O IIP3 calculado anteriormente está relacionado com as interferências que ocorrem dentro do circuito por ter dispositivos que não respondem linearmente. Uma característica de um bom receptor é a sua imunidade a sinais fora da banda, chamada seletividade. A seletividade do receptor é o parâmetro que quantifica a habilidade de responder a canais vizinhos em relação ao canal desejado. A seletividade está determinada por diferentes efeitos que dependem do funcionamento dos diferentes estágios do receptor [46]. Do ponto de vista do projeto do LNA, o interesse na seletividade baseia-se no bloqueio de sinais-imagens e no bloqueio de outras bandas (componentes de intermodulação que caem na banda desejada). Tradicionalmente, o uso de filtros na saída do LNA para melhorar a seletividade da banda é requerido pelo desempenho dos blocos consecutivos e arquitetura do receptor 4. Sem dúvida, em especificações de padrões exigentes, como arquiteturas heterodinas, a rejeição de imagem (IR) tem um papel importante e o uso de filtros de superfície de onda acústica (SAW), de filtros passivos implementados fora do chip (off-chip) ou de filtros cerâmicos são necessários e, prevêem tipicamente 30 db de 300MHz entorno da fundamental [52]. Se o valor de 30 db de 300MHz não for suficiente para as especificações, faz-se necessário que os outros blocos do sistema forneçam IR. O LNA com IR é uma das soluções [52, 53]. 4 Arquiteturas heterodinas com alta IR tem sido propostas [51]. O uso da arquitetura de conversão direta elimina o problema de IR desde que não exista freqüência intermediária.

86 Apêndice B Desempenho dos transistores MOS a altas freqüências (RF) B.1 Freqüência de trabalho Com o propósito de determinar a máxima freqüência a que um transistor pode operar, existe na literatura duas definições amplamente usadas: a freqüência de ganho unitário de corrente f T e, a freqüência de ganho unitário de potência f max. Para o cálculo de f T assume-se que o transistor está na condição de saturação e que o dreno está terminado num curto circuito incremental e a porta é alimentada por uma fonte de corrente. Uma aproximação pode ser obtida usando-se o modelo da figura B.1 com uma fonte de corrente na entrada e desprezando-se a contribuição de realimentação da corrente de saída e a resitência de porta r g. Logo, pode ser escrito: i o = g m v gs i i v gs jw(c gs + C gd ) i o i i = g m w(c gs + C gd ) w = w T quando i o = 1 i i g m w T = (C gs + C gd ) g m f T = 2π(C gs + C gd ), (B.1) (B.2) (B.3) (B.4) (B.5) 72

87 B.1. Freqüência de trabalho 73 G i i r g C gd C gs i o g m V gs + V out D S Figura B.1: Modelo simplificado do transistor para pequenas sinais. usando o modelo de primeira ordem para calcular g m e desprezando C gd, obtém-se: f T g m = µ nc ox (W/L)(v gs V t ) = 3µ n(v gs V t ) 2πC gs 2π(2/3)W LC ox 4πL 2 logo, f T aumenta quadraticamente com a diminuição do comprimento de canal. (B.6) Para o cálculo de f max deve-se considerar que existe casamento nas terminações do transistor, tal que haja máxima transferência de potência. Desse modo, as potências entregues à entrada e à carga são: P i = i2 i r g 2 P l = i2 or l 2 onde r g é a resistência de porta que pode ser calculada como [54, 55]: (B.7) (B.8) r g = R elect + R NQS com R elect = R W kn 2 L (B.9) (B.10) onde R elect é a resistência do eletrodo de porta e R NQS é a resistência associada ao efeito não-quase estático estudado na seção B.2. Na equação B.10, R é a resistência de folha do material de porta por quadrado, W é a largura do canal, L o comprimento do canal, n é o número de dedos e k é 3 quando a porta está conectada a um só lado e 12 quando está conectada nos dois lados, no LNA projetado o valor usado de k foi 12, pois foram conectados os dois lados da porta como indicado na figura 3.13(a). Assumindo casamento de impedâncias, a impedância de carga assume o mesmo valor da impedância de saída do transistor, a qual pode ser calculada usando uma fonte de teste na saída. Depois, desligando a fonte de corrente de entrada e consi-

88 B.2. Efeito Não-Quase estático (NQS) 74 porta n+ n+ Figura B.2: Modelo distribuído do canal sob a porta para a análise NQS em altas freqüências. derando a realimentação da corrente de saída, temos: R l = v out v in v out = i i wc gd R l = i i C gd g mi i w(c gs+c gd ) (B.11) (B.12) = 1 w T C gd usando a eq. B.3. (B.13) Substituindo B.13 em B.8, a relação entre a potência de saída e da entrada, pode ser escrita como: P o P i = ( wt i i ) 2 2w 1 w T C gd i 2 i r g w = w max quando P o = 1 P i w max = 1 wt f max = 1 wt 2 r g C gd 4π r g C gd (B.14) (B.15) Observando a equação B.15 pode-se prever que se terá maior f max com uma menor área do transistor. B.2 Efeito Não-Quase estático (NQS) Modelos de transistores em circuitos operando a freqüências próximas 1 de f T, requerem considerar o tempo que se leva para formar o canal depois que uma polarização é aplicada. Um modelo usado para aproximar este efeito não-quase estático (NQS) é calcular o tempo gasto para a formação equilibrada de cargas no canal usando o modelo distribuído do capacitor e da resistência do canal [57,15,11] como ilustra a figura B.2 2. A resistência do canal, associada ao tempo de formação do canal, é chamada 1 Uma definição de quanto é próximo não existe na literatura. Elmar et al. em [56] apresentam uma relação aproximada de f NQS /f T, sendo f NQS a freqüência onde o efeito NQS começa a ser considerável. 2 Adaptada de [55].

89 B.3. Fontes de ruído 75 Figura B.3: Resistências parasitas associadas ao transistor gerando ruído térmico. R NQS. Uma aproximação foi dada em [57], como: R NQS = L eff 5µ eff W Q c, (B.16) onde L eff é o comprimento efetivo do canal, Q c é a carga de inversão instantânea no canal e µ eff é a mobilidade efetiva do elétron no canal. B.3 Fontes de ruído Um bom número de publicações tem estudado as fontes de ruído intrínsecas ao transistor operando em altas freqüências e como estas influem num LNA CMOS. Tem-se mostrado que as fontes de ruído térmico [26] impõem uma limitação fundamental na figura de ruído do LNA [5]. Existem duas classes de fontes de ruído térmico associadas a um transistor, intrínsecas e extrínsecas. As fontes intrínsecas de ruído térmico num transistor MOS são: corrente de ruído do canal e corrente de ruído induzida na porta. As fontes de ruído térmico extrínsecas são as fontes de ruído devido a componentes resistivos parasitários no transistor: ruído devido às resistências parasitárias de dreno, de fonte, de porta (eletrodo) e do substrato (ver figura B.3 [58]). Ruído do canal O ruído do canal é devido ao ruído térmico gerado pelos portadores no canal [26]. Também é chamado ruído de difusão por sua origem física. Um modelo comumente usado é uma fonte de corrente entre o dreno e a fonte, como mostra a figura 2.4(a) (note-se que na figura é usada a raíz média quadrática da corrente de ruído) e representado pelo valor médio quadrático da corrente de ruído 3 : i 2 n,d = 4KT γg d0 f (B.17) 3 Como o ruído é uma variável aleatória, uma melhor representação matemática é o uso de valores médios quadráticos.