SIMULADOR EM TEMPO REAL PARA MOTOR SÍNCRONO COM ÍMÃ PERMANENTE BASEADO EM DISPOSITIVOS LÓGICOS PROGRAMÁVEIS

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1 SIMULADOR EM TEMPO REAL PARA MOTOR SÍNCRONO COM ÍMÃ PERMANENTE BASEADO EM DISPOSITIVOS LÓGICOS PROGRAMÁVEIS Eisnhaw d M. Fnands 1, Dnis R. Hull 2,3, Alxand C. Olivia 2, Mauício B. d R. Coêa 2, Wlfln R. N. Santos 4 1 Dpatanto d Engnhaia Mcânica, Univsidad Fdal d Capina Gand (UFCG), Capina Gand - PB, Basil 2 Dpatanto d Engnhaia Elética, Univsidad Fdal d Capina Gand (UFCG), Capina Gand - PB, Basil 3 Pfitua Univsitáia, Univsidad Fdal do Val do São Fancisco (UNIVASF), Ptolina - PE, Basil 4 Dpatanto d Engnhaia Elética, Univsidad Fdal do Piauí (UFPI), Tsina - PI, Basil -ail: isnhaw@.ufcg.du.b Rsuo - Est tabalho apsnta ua platafoa d siulação tpo al co intfac Hadwa-inth-Loop () paa o oto síncono a iã pannt co fc snoidal (Pannt-Magnt Synchonous Moto-PMSM). A platafoa é coposta po u dispositivo FPGA (Fild Pogaabl Gat Aay) qu siula tpo al o oto u pocssado digital d sinais (DSP TMS320F28335) qu iplnta o sista d contol d vlocidad. Os sultados d siulação tpo al são copaados co siulaçõs do odlo u softwa cocial. O siulado tpo al poposto é validado a pati da copaação co os sultados obtidos ua platafoa xpintal ontada laboatóio. Palavas-Chav Dispositivos FPGA, Hadwa-inth-Loop, Moto Síncono a Íã Pannt, Siulado Tpo Ral. REAL-TIME SIMULATOR OF PERMANENT-MAGNET SYNCHRONOUS MOTOR BASED ON PROGRAMMABLE LOGICAL DEVICES Abstact This pap psnts a platfo fo al-ti siulation with Hadwa-in-th-Loop () intfac fo Pannt-Magnt Synchonous Moto (PMSM) with sinusoidal back-f. Th platfo is coposd of a FPGA dvic fo al-ti siulation of a PMSM oto, and a DSP boad (TMS320F28335), that iplnts th spd contol algoith. Th siulation sults hav bn copad with thos povidd by a cocial softwa. Th poposd al-ti siulato is validatd fo th copaison with th sults obtaind fo an xpintal tst bnch built in laboatoy. Kywods FPGA Dvics, Hadwa-in-th-Loop, Pannt-Magnt Synchonous Moto, Ral-Ti Siulato. I. INTRODUÇÃO Os sistas d siulação tpo al pit a iplntação d algoitos avançados paa o acionanto contol d áquinas léticas paa avalia o dspnho dsss sistas atavés d lntos vituais [1]. Esss sistas galnt utiliza coputados cobinados co ódulos quipados co dispositivos digitais paa a conxão nt o sista siulado o sista al. Os dispositivos tipicant usados paa st tipo d iplntação stão os icopocssados, pocssados digitais d sinais (Digital Signal Pocssos - DSP) os dispositivos lógicos pogaávis (Fild Pogaabl Gat Aay - FPGA). Na litatua são ncontados divsos tabalhos qu utiliza platafoas cociais d siulação tpo al coo RT-Lab [2]-[4] dspace [1], [5]-[7]. Contudo, as platafoas Hadwa-in-th-Loop () cociais coo o RT-Lab dspace apsnta ua dificuldad associada ao no passo d cálculo adissívl, galnt supio a 25µs [1]. Essa liitação stá associada às latências nt os sistas d counicação, ntadas saídas, tabé a solução dos odlos da planta. Ua altnativa paa supa ssa dificuldad é o pgo da siulação tpo al basados FPGA [8]. D ania gal, as dificuldads d iplntação da siulação tpo al stão lacionadas à psntação nuéica das vaiávis (ponto-fixo ou ponto flutuant) [9] ao étodo d disctização (étodo d Eul, étodo d Eul gssivo ou étodo d Tustin) pgada no odlo atático da planta. Na Figua 1 stá apsntado u diagaa d possívis cobinaçõs paa siulação tpo al d u sista d contol alha fchada na configuação. As siulaçõs tpo al são utilizadas divsas aplicaçõs [2]-[5]: indústia autootiva, avaliação d unidads d contol, ltônica d potência, svoacionantos, obótica, sistas d tação paa tns tôs, aplicaçõs ducacionais, convsão d ngia ólica. Atigo subtido 01/12/2014. Piia visão 10/03/2015, sgunda visão 22/07/2015. Acito paa publicação 22/09/2015, po condação do Edito Cassiano Rch. 244 Eltôn. Potên., Capo Gand, v. 20, n. 3, p , jun./ago. 2015

2 Fig. 1. Cobinaçõs possívis d u sista d contol siulado tpo al na configuação Hadwa-in-th-Loop (). O uso d sistas d siulação tpo al aplicado ao contol d áquinas léticas v s difundindo nos últios anos dvido às vantagns coo a dução do tpo d anális utilização d coponnts ais u abint contolado [5]-[7], [10]-[15]. U dos piios tabalhos nvolvndo áquinas sínconas a íã pannt pod s ncontado [5]. E [5], utiliza-s o sista cocial RT-Lab coo platafoa d siulação. O tabalho avaliou os fitos d tpo-oto ao sista d acionanto. E [10], o odlo tifásico do oto d indução é dfinido na psntação no spaço d stados d sistas d quaçõs difnciais, co sista nuéico ponto-flutuant d pcisão sipls. E [11], é abodada ua todologia paa a obtnção do taanho das palavas ponto-fixo considando ua lação co o passo d cálculo. U odlo sultant do oto d indução ponto-fixo é tstado co algoitos d contol basados DTC (Dict Toqu Contol). E lação ao oto síncono a íã pannt, nos tabalhos d [12], [13], os autos apsnta ua platafoa paa o dsnvolvinto d u contolado basado FPGA qu utiliza técnicas paa a stiação da posição do oto d ua áquina síncona a íã pannt. As statégias são basadas obsvados d fluxo técnicas d injção d sinais d alta fquência paa a stiação da posição /ou vlocidad do oto da áquina. E [14], é poposto u siulado d tpo al qu t coo pincipal caactística a ulação do sista d potência co caactísticas dtalhadas das chavs do convso. O sista total d siulação no FPGA contpla o invso tifásico, u oto d indução, u contolado basado na ointação plo capo o ódulo d gação dos sinais d dispao das chavs do invso. E [15], é apsntada a siulação tpo al o acionanto do oto síncono a íã pannt a vlocidad inicial nula. Paa gaanti toda a siulação ua placa FPGA, os autos utilizaa técnicas qu cobina o uso d cusos considando o paalliso a otiização dos ódulos. E [16], é poposto u siulado tpo al paa o sista d acionanto do oto síncono a íã pannt, paa stiação alta vlocidad. O tabalho popõ a configuação nt duas placas FPGAs, ua iplntando o sista d contol outa o odlo da áquina. Todavia, o sista apsnta a dsvantag d stição d incopoação d novas funçõs/ódulos po pat da placa d FPGA sponsávl plo sista d contol. Est tabalho apsnta u siulado tpo al do oto síncono a íã pannt basado FPGA ua configuação.o tabalho stá oganizado st sçõs. Na Sção II apsnta-s o odlo atático do oto síncono a íã pannt co foça conta-ltootiz snoidal. Na Sção III, é dtalhado o odlo discto do oto. Na Sção IV, é dscita a statégia d contol d vlocidad iplntada. Na Sção V, é tatada da iplntação da platafoa. Na Sção VI, são apsntados os sultados d siulação tpo al o citéio d validação do odlo siulado. Po fi, a Sção VII apsnta as conclusõs do tabalho. II. MODELO DO MOTOR SÍNCRONO A ÍMÃ PERMANENTE O odlo tnsão-cont do oto síncono a íã pannt vaiávis d fas (123) é xpsso po (1): v di dl d. (1) s123 ss 123 R i L i s123 s s123 ss s123 dt d d O odlo tnsão-cont xpsso (1) é válido assuindo-s qu: (a) O oto não apsnt satuação do cicuito agnético duant o su funcionanto. (b) Distibuição snoidal do fluxo agnético; (c) O toqu d boda (cogging toqu) é dspzívl. Fig. 2. Rpsntação dos fnciais 123, stacionáio () síncono do oto (dq). Eltôn. Potên., Capo Gand, v. 20, n. 3, p , jun./ago

3 Ond vs123 é o vto das tnsõs d fas, is123 é o vto das conts d fas, Rs é a sistência dos nolantos do stato, Lss é a atiz d indutâncias do stato é a vlocidad lética do oto, é a posição lética do oto,123 é o fluxo poduzido plo iã pannt do oto d/dt é o opado divada. O toqu ltoagnético (T) poduzido plo oto pod s scito coo: T P i 2 dl i d d T ss T 123. (2) s123 s123 s123 P d E (2), P é o núo d pas d pólos, Lss é a atiz d indutâncias do stato, 123 é o vto d fluxos totais das fass do stato. Po outo lado, co a finalidad d siplifica o sista d contol do oto, su odlo tnsão-cont é xpsso no fncial síncono do oto (Figua 2). O odlo tnsãocont no fncial dq é o sguint: v v Rs L L i L 0 i 0 (3) Rs i 0 L i p E (3), [v v] T é o vto d tnsão [i i] T é o vto cont d fas, L é a indutância d stato d ixo d, L é a indutância d stato d ixo q, p é o valo d pico do fluxo poduzido plo iã pannt. A xpssão paa o toqu ltoagnético é scita coo: p T P i L L i. (4) i O toqu ltoagnético (T) apsnta duas coponnts. A piia coponnt é ditant popocional à cont i, a sgunda é popocional à saliência do oto ( L ). L ` Po outo lado, o copotanto dinâico do oto pod s dscito pla quação cânica d ovinto: III. MODELO DISCRETO DO MOTOR SÍNCRONO A ÍMA PERMANENTE Aplicando-s a Tansfoada d Laplac (3)-(5), o odlo tnsão-cont d ixo d pod s scito coo: ond: I X s) X X ( ) (6) ( s i1 i 2 V i1 (7) sl Rs X W L I i 2. (8) sl R s A quação d tnsão-cont d ixo q pod s scita da sguint foa: ond: I ( i1 i 2 i3 s s) X X X ( ) (9) X X X V i (10) 1 sl Rs W L I i (11) 2 sl Rs W p i. (12) 3 sl Rs D ania análoga, a quação cânica do ovinto é dada po: W T T L. (13) sj f w O étodo d Eul é pgado paa o apanto nt o plano coplxo s o plano z, isto é: d J dt T T f. (5) L w z 1 s. (14) T s E (5), é a vlocidad cânica do oto, J é o onto d inécia do oto, TL é o toqu d caga fw é o coficint d atito cinético do oto. E (14), Ts é o intvalo d aostag das vaiávis. O odlo discto do oto é obtido substituindo-s (14) nas quaçõs (6)-(12). A quação d tnsão-cont d ixo d é scita coo: ond: i ( k i1 i 2 k) x ( k) x ( ) (15) x ( k 1 d1 i1 d 3 k) c x ( k 1) c v ( ) (16) 246 Eltôn. Potên., Capo Gand, v. 20, n. 3, p , jun./ago. 2015

4 Fig. 3. Diagaa d contol d vlocidad do oto síncono a íã pannt na configuação Hadwa-in-th-Loop (). ond: x ( k) c x ( k 1) c ( k 1) i ( k 1). (17) i 2 d 2 i 2 d 4 i A quação d tnsão-cont d ixo q é scita coo: i ( i1 i 2 i3 k k) x ( k) x ( k) x ( ) (18) xi1( k) cq1xi1( k 1) cq2v ( k) (19) x ( k) c x ( k 1) c i ( k 1) ( k 1) i 2 q1 i 2 q3 (20) xi3( k) cq1xi3( k 1) cq4 ( k 1). (21) A xpssão do toqu ltoagnético pod s scita coo: T ( k) P i ( k) ( L L ) i ( k) i ( k). (22) p As vlocidads cânica ( ) lética ( ) do oto são xpssas, spctivant, coo: ( k) ( k 1) c T ( k) w (23) ( k) P ( k). (24) A posição lética do oto é calculada po: ( k ) ( k 1) ( k) T. (25) As constants cdn, cqn paa o cálculo do odlo discto do oto síncono na psntação ponto-fixo no foato Q21 [9] stão listadas na Tabla I. As constants do odlo discto foa obtidas a pati dos paâtos noinais do oto síncono a íã pannt (Tabla II) do valo do intvalo d aostag (Ts), dfinido 100 µs. s TABELA I Paâtos do Modlo Discto: Rpsntação Ponto- Fixo (Foato Q21) cd1 0, cd2 0, cd3 4, cd4 1, cq1 0, cq2 3, cq3 7, cq4 2, TABELA II Paâtos Noinais do Moto Síncono a Íã Pannt Potência (kw) 0,45 Rs () 6,19 L (H) 33 L (H) 24 Ct. d fc (V/kp) 56,16 Vlocidad (p) 3000 Cont (A) 2,0 Tnsão d linha (V) 200 J(kg. 2 ) 0, P 2 IV. ESTRATÉGIA DE CONTROLE DE VELOCIDADE Paa avalia o funcionanto do siulado tpo al poposto na configuação foi iplntada ua statégia d contol d vlocidad do oto. O diagaa do sista d contol d vlocidad stá psntado na Figua 3. A statégia d contol d vlocidad foi iplntada u Pocssado Digital d Sinais (DSP TMS320F28335). O contolado d vlocidad Popocional-Intgal (PI) stá cascata co as alhas d contol d toqu contol d cont do oto síncono a íã pannt. Eltôn. Potên., Capo Gand, v. 20, n. 3, p , jun./ago

5 Fig. 4. Diagaa dos ódulos iplntados nos dispositivos DSP FPGA, configuação. O bloco Contol Vtoial dfin as fências d cont dq. A cont d fência d ( i * ) é nula, isto é, i * 0. A cont d fência d ixo q ( i * ) é calculada a pati da fência d toqu ( T ). As conts d fas são contoladas po dois contolados PIs no fncial síncono do oto. A placa d dsnvolvinto Alta DE-2 (FPGA Cyclon II 2C35) xcuta o odlo discto do oto. Alé disso, a placa Alta DE-2 iplnta u invso font d tnsão idal as funçõs d intfac nt os sinais d fência nviados plo DSP TMS320F28335 os sinais gados pla sa. As tnsõs d fência ( v *, * v ) são tansfoadas paa o fncial 123. As tnsõs d saída do invso são poduzidas a pati da técnica d odulação po lagua d pulsos (Puls-Width Modulation - PWM). Os tpos d coandos das chavs do invso (i) são calculados po: * * vsi 1 T i s. (26) E 2 E (26), E é a tnsão d baanto CC i=1,2,3. Os paâtos dos contolados d cont d vlocidad stão ostados na Tabla III. TABELA III Paâtos dos Contolados Invso Font d Tnsão Lagua d faixa - contolado d 250 cont ixo d (Hz) Lagua d faixa - contolado d 250 cont ixo q (Hz) Lagua d faixa - contolado d 20 vlocidad (Hz) Tnsão d baanto CC (V) 300 Fquência d chavanto (khz) 10 V. IMPLEMENTAÇÃO DA PLATAFORMA HARDWARE-IN-THE-LOOP () Esta sção t po objtivo apsnta coo foi alizada a iplntação do sista d siulação tpo al na configuação, pincipalnt, a dscição dos ódulos/funçõs iplntados. A configuação iplntada cospond ao sista d contol iplntado no DSP TMS320F28335 nquanto no dispositivo FPGA são siulados a áquina PMSM (Pocsso), atuado (Invso Font d Tnsão) snsos. A. Dscição dos Módulos A Figua 4 ilusta o diagaa co os ódulos iplntados no DSP TMS320F28335 na placa Alta DE-2 (FPGA Cyclon II 2C35). No bloco DSP foi iplntada a statégia d contol d vlocidad dscita na Sção IV. No bloco FPGA DE2, são iplntados os ódulos Diviso d Fquência, Máquina PMSM, Invso Font d Tnsão, Sguado PWM Funçõs. Todos os ódulos foa dsnvolvidos atavés da linguag d dscição d hadwa Vilog. O ódulo Diviso d Fquência ga o sinal d lógio do sista (Clk). Est sinal é gado a pati do sinal d lógio d 50 MHz psnt na placa d FPGA. A cada ciclo d lógio (Clk), o ódulo Máquina PMSM é xcutado, alizando as opaçõs das quaçõs do odlo discto do oto (Sção III). Co o intuito d vita-s ua condição d tastabilidad [9] nt os blocos funcionais do DSP TMS320F28335 os blocos lógicos iplntados na placa Alta DE-2, foi ncssáio sinconização da ntada assíncona do DSP co o sinal d lógio da placa Alta DE-2 (Clk). Dssa ania, o ódulo Diviso d Fquência cb o sinal PWM da chav q3, faz a contag d tpo co bas na boda d subida dst sinal. O ódulo Sguado PWM t a função d analisa ua janla co 50 aostas do sinal PWM da chav q3 ( v * ) aplica os stados dos s3 sinais PWMs ao bloco Invso Font d Tnsão. 248 Eltôn. Potên., Capo Gand, v. 20, n. 3, p , jun./ago. 2015

6 O ódulo Funçõs calcula os valos d sno cossno do ângulo. Ests valos são aaznados ua tabla d 0º a 359º, co solução d 1º. Os valos intdiáios paa a função sno são calculados da sguint ania: (1 int ). sno( int ) sno( ) (27) ( ). sno( 1) int int ond é a posição lética, int é a pat intia do ângulo. Os sultados fnts ao cálculo da função cossno são obtidos d foa análoga a (27). O bloco Invso Font d Tnsão calcula as tnsõs tinais basado no stado das chavs do invso font d tnsão. O ódulo Intfac t a função d intcabia os dados nt o DSP TMS320F28335 a placa Alta DE-2. B. Uso d Rcusos da Placa FPGA A Tabla IV apsnta o uso dos cusos da placa Alta DE-2 paa a iplntação dos ódulos dscitos antiont. TABELA IV Uso d Rcusos da Placa Alta DE-2 (FPGA) Dscição Ncssáio Disponívl Uso (%) Elntos Lógicos Móia (bits) Multiplicados (9 bits) PLL (ad/s) PSIM Fig. 5. Dspnho do contol d vlocidad, vlocidad cânica (): siulado tpo al FPGA- (linha azul); siulação no softwa PSIM (linha vd). Nas Figuas 7 8, são ostadas as cuvas das conts i i, spctivant. Vifica-s qu a dinâica das vaiávis sgu a sposta do odlo iplntado no softwa PSIM. PSIM VI. RESULTADOS DE SIMULAÇÃO EM TEMPO REAL E VALIDAÇÃO DO MODELO A. Siulação Tpo Ral da Platafoa O sista d contol d vlocidad do oto síncono a íã pannt foi tstado co o siulado tpo al co configuação (Figua 3). Paa fins d copaação, o sista d contol d vlocidad foi iplntado no softwa PSIM. O passo d cálculo d 1,0 s foi adotado paa os dois abints. Os paâtos do oto síncono do sista d contol stão listados nas Tablas II III, spctivant. Os sultados das siulaçõs paa os dois sistas são xibidos nas Figuas 5 à 8. Na Figua 5, a vlocidad d fência é vaiada dgau d 0 a 125 ad/s (79,57 Hz) t=0s. No instant t=0,325s é aplicado u dgau d caga d 1,0 N.. Nas Figuas 5 6 são xibidas as cuvas d vlocidad cânica () posição lética otóica (), dsnvolvidas plo oto síncono sgundo a fência d vlocidad. Vifica-s qu as spostas apsntadas plo odlo siulado FPGA () são conts a spostas gadas po u pogaa PSIM. (ad) Fig. 6. Dspnho do contol d vlocidad, posição otóica (): siulado tpo al FPGA- (linha azul); siulação no softwa PSIM (linha vd). Eltôn. Potên., Capo Gand, v. 20, n. 3, p , jun./ago

7 PSIM i (A) Fig. 7. Dspnho do contol d vlocidad, cont i: siulado tpo al FPGA- (linha azul), siulação no softwa PSIM (linha vd). i (A) PSIM Fig. 9. Platafoa xpintal ontada laboatóio. O pocdinto d validação adotado é o so pgado paa a caactização xpintal do oto síncono a íã pannt (PMSM1) usado na platafoa xpintal [17]. No pocdinto d validação, são tstadas duas condiçõs d opação: (i) gado a vazio, (ii). gado co caga. O citéio d validação adotado é o cálculo do o édio quadático (q) nt o valo dido co a platafoa xpintal (xd) o valo calculado plo siulado FPGA- (xcalc). O o édio quadático é calculado po: q 1 N N a a a 1 x d ( a) x calc ( a) 2 (28) ond a é o índic da aosta, Na o núo d aostas, x psnta o sinal lético anális, tnsão ou cont. Fig. 8. Dspnho do contol d vlocidad, cont i: siulado tpo al FPGA- (linha azul), siulação no softwa PSIM (linha vd). B. Validação do Modlo Iplntado na Placa Alta DE- 2 Paa vifica a qualidad do odlo do oto síncono a íã pannt iplntado no siulado tpo al poposto, foi utilizado u pocdinto d validação. Paa validação dos sultados, os sos foa copaados co os sultados xpintais obtidos ua platafoa xpintal ontada laboatóio, ostada na Figua 9. A platafoa xpintal é coposta po u icocoputado, ua placa d pogaação, u autotansfoado, dois convsos cociais dois otos sínconos a íãs pannts. O oto PMSM1(Figua 9) cospond ao oto síncono iplntado na placa Alta DE-2 cujos paâtos noinais stão listados na Tabla II. 1) Opação coo gado a vazio: o odlo do oto do oto síncono a íã pannt iplntado na placa Alta DE-2 (FPGA) foi tstado coo gado a vazio. A áquina é acionada à vlocidad síncona d 900 p (60 Hz). As tnsõs tinais obtidas são as tnsõs gadas pla áquina. Paa os sultados apsntados Na= 688 aostas. A Figua 10 xib as foas d onda da fc gada vspaa os dois sistas, o o instantâno nt as duas foas d onda. O o édio quadático paa vs nt o odlo FPGA o sultado xpintal val 0,303V 2 /aosta ou 1,18%. 250 Eltôn. Potên., Capo Gand, v. 20, n. 3, p , jun./ago. 2015

8 v s (V) Exp. i s (A) Exp. (a) (a) vs (V) is (A) (b) Fig. 10. Tnsão vs gada, opação coo gado a vazio: (a) platafoa xpintal (linha azul) odlo siulado FPGA- (linha vd), (b) o instantâno. A Figua 11 apsnta as foas d onda da fc gada vspaa os dois sistas, o o instantâno nt as duas foas d onda. O o édio quadático paa tnsão vs nt o odlo FPGA o sultado xpintal val 0,366 V 2 /aosta ou 1,39%. v s (V) (a) Exp. (b) Fig. 12. Cont is, opação coo gado co caga tifásica (10W): (a) platafoa xpintal (linha azul) siulado tpo al FPGA- (linha vd), (b) o instantâno. i s (A) is (A) (a) Exp. vs (V) (b) Fig. 11. Foas d onda da tnsão vs gada, opação coo gado a vazio: (a) platafoa xpintal (linha azul) odlo siulado FPGA- (linha vd), (b) o instantâno. 2) Opação coo gado co caga: paa opação coo gado co caga, áquina síncona a íã pannt foi acionada à vlocidad síncona foa aplicadas a sus tinais ua caga tifásica sistiva d 10/100W. As conts calculadas plo odlo iplntado na placa Alta DE-2 (FPGA) foa gistadas copaadas co aqulas obtidas pla platafoa xpintal. Paa os sultados apsntados Na= 688 aostas. A Figua 12 osta as cuvas da cont ispaa as duas platafoas o o instantâno obtido. O o édio quadático paa is nt o odlo iplntado no siulado FPGA- o sultado xpintal val 0,00823 A 2 /aosta ou 0,35%. (b) Fig. 13. Cont is, opação coo gado co caga tifásica sistiva (10W): (a) platafoa xpintal (linha azul) siulado tpo al FPGA- (linha vd), (b) o instantâno. A Figua 13 xib as foas d onda cont ispaa os dois sistas o o instantâno nt as duas foas d onda. O o édio quadático paa is nt o odlo FPGA o sultado xpintal val 0,0061 V 2 /aosta ou 0,24%. A Tabla V lista os valos d o édio quadático paa as tnsõs conts do odlo quando copaadas àquls obtidos pla platafoa xpintal. TABELA V Eos Médios Quadáticos Ent os Rsultados do Siulado FPGA- da Platafoa Expintal Vaiávl q(%) vs 1,18 vs 1,13 is 0,35 is 0,24 Eltôn. Potên., Capo Gand, v. 20, n. 3, p , jun./ago

9 VII. CONCLUSÕES Est tabalho popõ u siulado tpo al paa o oto síncono a íã pannt co foça contaltootiz snoidal. O odlo do oto síncono foi iplntado ua placa d dsnvolvinto Alta DE- 2 (FPGA). O siulado foi intgado co u DSP na configuação. Os sultados d siulação da configuação paa o sista d contol d vlocidad do oto síncono são conts co os sultados apsntados po u softwa cocial d siulação. O odlo do oto síncono iplntado no dispositivo FPGA foi validado a pati da copaação co os sultados obtidos d ua platafoa xpintal ontada laboatóio. O pocdinto d validação donsta qu o odlo iplntado no siulado dscv adquadant o odlo dinâico da áquina. O siulado tpo al poposto pod s utilizado ua tapa antio à iplntação xpintal. O sista pod s utilizado paa avalia outas condiçõs d opação do sista d acionanto, tais coo: (i) o dspnho copaativo nt statégias d contol d vlocidad/cont do oto; (ii) pdiz o copotanto do sista condiçõs d falha da áquina, convso d potência /ou snsos. Alé disso, a todologia d iplntação do siulado pod s utilizada paa a psntação d outas áquinas léticas (otos d indução tifásicos otos sínconos a íã pannt co fcs não-snoidais). AGRADECIMENTOS Os autos agadc ao CNPq plo apoio financio paa a alização do tabalho. REFERÊNCIAS [1] A. Bouscayol, Diffnt Typs of Hadwa-in-th- Loop Siulation fo Elctic Divs, In Poc. of IEEE ISIE 2008, pp , [2] S. Abouida, J. Bélang, C. Dufou, Ral-Ti Siulation of a Coplt PMSM Div at 10us Ti Stp, in Poc. of EPE, pp.1-9, [3] C. Dufou, G. Duu, J.-N. Paquin, J. Bélang, A Multi-co PC-Basd Siulato fo th Hadwa-inth-Loop Tsting of Modn Tain and Ship taction Systs, in Poc. of EPE-PEMC, pp , [4] T. O. Bachi, J.-P. David, FPGA-Basd Ral-Ti Siulation of Stat-Sac Modls Using Floating-Point Cos, in Poc. of EPE-PEMC, pp , [5] W. Song, T. Ould, J.-P. David, FPGA-Basd Ral-Ti Siulation of Stat-Sac Modls Using Floating-Point Cos, in Poc. of EPE-PEMC, pp , [6] A. Gbggis, P. Pillay, Iplntation of Ful Cll Eulation on DSP and dspace Contolls in th Dsign of Pow Elctonic Convts, IEEE Tansactions on Industy Applications, vol. 46, no. 1, pp , Januay/Fbuay [7] O. Lucía, I. Uiza, L. Baagán, D. Navao, Ral-Ti FPGA-Basd hadwa-in-th-loop Siulation Tst Bnch Applid to Multipl-Output Pow Convts IEEE Tansactions on Industy Applications, vol. 47, no. 2, pp , Mach/Apil [8] C. Washington, J. Doan, Cating Nxt Gnation Siulatos with FPGA Tchnology, in Poc. of IEEE AUTOTESCON, pp.1-6, [9] F. Vahid, Sistas Digitais: Pojto, Otiização HDLs, Ed. Atd, Poto Alg, [10] E. Duan, H. Can, E. Akin, Ral Ti FPGA Iplntation of Induction Machin Modl - A Novl Appoach, in Poc. of IEEE ACEMP, pp , [11] I. Bahi, M.-W. Naoua, E. Monasson, I. Slaa- Blkhodja, L. Chaaabi, Dsign of an FPGA-Basd Ral-Ti Siulato fo Elctical Syst, in Poc. of EPE-PEMC, pp , [12] V. D. Colli, R. Di Stfano, F. Maigntti, M. Scaano, Hadwa in th Loop Siulation of a FPGA-basd Spd and Position Obsv fo non-salint Pannt Magnt Synchonous Motos, in Poc. of IECON, pp , [13] V. D. Colli, R. Di Stfano, F. Maigntti, A Syst-on- Chip Snsolss Contol fo a Pannt-Magnt Sycnchonous Moto, IEEE Tansactions on Industial Elctonics, vol. 57, no. 11, pp , Octob [14]A. Myaing, V. Dinavahi, FPGA-Basd Ral-Ti Eulation of Pow Elctonic Systs With Dtaild Rpsntation of Dvic Chaactistics, IEEE Tansactions on Industial Eltonics, vol. 58, no. 1, pp , Dcb [15] A. F. Daba, F. D Bli, T Vynck, J. Mlkbk, FPGA-Basd Ral-Ti Siulation of Snsolss Contol of PMSM Div at Standstill, in Poc. of SPEEDAM, pp , [16] E. M. Fnands, D. R. Hull, A. C. Olivia, A. M. N. Lia, Estiação d Posição Rotóica paa Motos Sínconos a Íã Pannt Basado Sista d Siulação Tpo Ral, in Poc. of CBA, pp , [17] E. M. Fnands, A. C. Olivia, R. S. Mianda, C. B. Jacobina, A. M. N. Lia, M. B.R.Coa, M. A. Tuquti, Dtination of Paats of Pannt-Magnt Synchonous Machin, in Poc. of IEEE INDUSCON, pp.1-6, DADOS BIOGRÁFICOS Eisnhaw d Moua Fnands, nascido Capina Gand, Paaíba, Possui gaduação Engnhaia Elética (2004), stado (2006) doutoado Engnhaia Elética (2011) pla Univsidad Fdal d Capina Gand (UFCG). D aio d 2008, é Pofsso do Dpatanto d Engnhaia Mcânica da UFCG. E 2013, Pof. Eisnhaw Fnands foi Puisado-Visitant no Wisconsin Elctic Machins and Pow Elctonics Consotiu (WEMPEC) na Univsidad d Wisconsin- Madison, Madison, E.U.A., tabalhando no pojto d 252 Eltôn. Potên., Capo Gand, v. 20, n. 3, p , jun./ago. 2015

10 sistas d contol slf-snsing d áquinas a íã pannt. Suas áas d intss puisa são: ltônica d potência, sistas d contol, instuntação ltônica acionantos d áquinas léticas. Pof. Eisnhaw Fnands é bo da SOBRAEP, da SBA, do IEEE do Industial Elctonics Socity (IEEE- IES). D 2011, é viso da Rvista Eltônica d Potência da SOBRAEP. Dnis Ricado Hull, nascido Ijuí, Rio Gand do Sul. Possui gaduação Engnhaia Elética (2009) pla Univsidad Rgional do Noost do Estado do Rio Gand do Sul (Unijuí) stado Engnhaia Elética (2014) pla Univsidad Fdal d Capina Gand (UFCG). Atualnt, é ngnhio na Univsidad Fdal do Val do São Fancisco (Univasf). Suas áas d intss puisa são: ltônica d potência acionantos léticos. Alxand Cunha Olivia, nascido Fotalza, Caá, Possui gaduação Engnhaia Elética (1993), stado (1995) doutoado (2003) pla Univsidad Fdal da Paaíba, Capina Gand, Basil. D 1996 a 2004, foi Pofsso do Dpatanto d Engnhaia Elética do Cnto Fdal d Educação Tcnológica do Maanhão (CEFET-MA), Maanhão, Basil. D novbo d 2004, é Pofsso do Dpatanto d Engnhaia Elética da Univsidad Fdal d Capina Gand (UFCG). Suas áas d intss d puisa inclu acionantos léticos, ltônica d potência sistas d contol. Pof. Alxand Olivia é bo da SOBRAEP. Mauício Bltão d Rossit Coêa, nascido Mació, Alagoas. Possui gaduação Engnhaia Elética (1996), stado (1997) doutoado Engnhaia Elética (2002), pla Univsidad Fdal da Paaíba (UFPB). Su doutoado inclui sis ss d stágio na Univsidad d Wisconsin-Madison, Madison, E.U.A. Ralizou Pós- Doutoado d stbo a dzbo d 2006 na Univsité Hny Poincaé-Nancy, Fança. D outubo d 1997 a julho d 2004 lcionou no Cnto Fdal d Educação Tcnológica d Alagoas (CEFET-AL/Und-PI). D julho d 2004 é Pofsso Adjunto da Univsidad Fdal d Capina Gand (UFCG) atuando nos cusos d gaduação pós-gaduação. Sus intsss puisa são voltados paa as áas d ltônica industial, acionanto d áquinas léticas, falha áquinas léticas ngia novávl. Wlfln Ricado Noguia Santos, nascido São Luís, Maanhão, Possui cuso técnico/pofissionalizant Eltotécnica (1998) gaduação Engnhaia Elética (2004) plo Cnto Fdal d Educação Tcnológica do Maanhão (CEFET-MA), stado (2006) doutoado Engnhaia Elética (2010) pla Univsidad Fdal d Capina Gand (UFCG). D 2010, é Pofsso Adjunto do Dpatanto d Engnhaia Elética, da Univsidad Fdal do Piauí (UFPI). Suas áas d intss puisa são: ltônica d potência, autoação industial, sistas d contol acionantos léticos. Pof. Wlfln R. N. Santos é bo da SOBRAEP do IEEE. D 2011, é viso da IEEE Tansactions on Pow Elctonics. Eltôn. Potên., Capo Gand, v. 20, n. 3, p , jun./ago