Micro e Nanoelectrónica LCEE

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Gabriella Pereira Carlos
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1 Micro e Nanoelectrónica LCEE Corpo docente: Marcelino Santos (marcelino.santos@ist.utl.pt) 2007/08

2 Da Electrónica às Nanotecnologias From

3 Lei de Moore Durante os últimos 40 anos: 25% redução / ano do custo por função 15% (média) crescimento / ano do mercado de semicondutores Possível devido a: Decrescimento exponencial da mínima dimensão padronizável na fabricação de CIs, o que levou a duplicar o número de transístores cada 1.5 anos

4 Complexidade 300 mm wafers,.13 um technology, 40 M transistor up, 2 GHz - 50 W chips, Few hundred pins

5 Time-to-Volume

6 Objectivo Análise e Projecto de Sistemas Electrónicos Integrados Ambiente de Desenvolvimento de um Produto ênfase em: - VLSI (CMOS) - ambiente, metodologias e ferramentas de CAD - compromissos técnico-económicos do projecto

7 Níveis de Abstracção no Projecto de um CI CI (Chip) + Módulo (RTL) Porta Lógica Eléctrico V in V out S n+ G Físico D n+

8 Articulação entre as disciplinas de: E I E II MicroE SID SIA Nível hierárquico DIGITAL ANALÓGICO Sistema Máquina de calcular PC TV medidor de distância Rádio despertador Placa Componentes complexos motherboard de PC FPGA DSP µp Placa de som de PC Systemon-a-Chip ASIC Sintonizador de rádio pré-amplif. audio Amp. de potência Blocos e componente s simples Memórias Conversores AD/DA Cores Amplificadores Filtros Osciladores Estruturas básicas Portas lógicas Interruptores MOS emissor/fonte comum Par diferencial cascode Fontes de corrente seguidor Andares de saída Dispositivos Díodos Transístores R, L, C SCRs, IGBTs

9 Projecto de Microelectrónica Contexto nacional Chipidea-MIPS, Integration, Coreworks, Acacia / Silicon & Software Systems (S3), Tecmic Contexto internacional AMI Semiconductor, INTEL,...

10 Programa 1. Projecto Físico de Sistemas Integrados Monolíticos Contexto: no Universo da Lei de Moore, desenvolvimento de novos produtos Roteiro ITRS. ASICs e FPGAs Fluxo de Projecto. EDA (Electronic Design Automation) Tecnologias de Fabricação (CMOS, Bipolar e BiCMOS) Fabricação, Isolamento e Interligação de Componentes Regras de Desenho Geométrico, DRC (Design Rule Checking) LVS (Layout Versus Schematics): Implantação e Secção Transversal Modelação e Simulação de Circuitos em Tecnologias MOS Requisitos de projecto: complexidade, desempenho, potência, qualidade Parâmetros de Optimização do Projecto Físico Processos de Fabricação: Litografia, Implantação Iónica, etc

11 Programa (cont.) 2. Projecto de Circuitos Integrados Projecto de circuitos analógicos: andares simples, pares diferenciais, espelhos de corrente Projecto de circuitos digitais CMOS: inversor, interruptor bidireccional, NAND, NOR, multiplexers, inversor com saída tri-trate, AOI, full adder, latch, flip-flop D, distribuição de sinais de relógio, DLLs e PLLs.

12 Programa (cont.) 3. Teste de Sistemas Digitais Necessidade do Teste Fases: Planeamento, Preparação e Aplicação Objectivos e TRP (Test Resource Partitioning) Defeitos e Faltas. Modelação e Simulação de Faltas (FS) Técnicas de Geração de Vectores: Algébricas e Algorítmicas Técnicas de Detecção em Corrente e em Atraso Projecto para Testabilidade: scan, boundary-scan, BIST

13 Programa (cont.) 4. Compromissos Técnico-Económicos Qualidade: do Processo, do Teste e do Produto. Métricas de Qualidade Rendimento de Produção: Modelos Teste ao Nível do Cristal (Waferprobe) e Teste Final Custos de produção. Encapsulamento Custos Fixos (NRE, Non-Recurring Engineering) e Variáveis Estilos de Layout. Escolha de Tecnologia (GA, SOG, PLD, FPGA)

14 Bibliografia 1. R. Jacob Baker, CMOS: Circuit Design, Layout, and Simulation, ISBN X, Wiley-IEEE, 2nd Edition, R.L. Geiger, P.E. Allen, N.R. Strader, VLSI Design Techniques for Analog and Digital Circuits, McGrawHill, Jan M. Rabaey, Digital Integrated Circuits: a Design Perspective, Prentice Hall, 1996 (2 nd. Edition, 2002) 4. Michael L. Bushnell, Vishwani D. Agrawal, Essentials of Electronic Testing for Digital, Memory and Mixed-Signal VLSI Circuits, Kluwer Academic Publishers, M.B. Santos, F.M. Gonçalves, J.P. Teixeira, ME: Colectânea de Transparências, Colectânea de Problemas, IST, David Johns and Ken Martin, Analog Integrated Circuit Design, ISBN , Wiley, Também é usado em SIA

15 Avaliação Avaliação contínua e Exame final: 1- Contínua: 1.1- Laboratório: obrigatório 4 labs; avaliado 1 lab 1.2- Entrega intermédia do projecto (até 9/5): 10% 1.3- Relatório do projecto de um módulo de um circuito integrado - forma de artigo + datasheet A entrega intermédia deve incluir: 1 Introdução, 2 Esquema eléctrico e 3 Simulações do esquema eléctrico (do artigo a entrgar no fim) 2. Exame final: 50 % (maior ou igual a 8.0)

16 Calendário Semana Datas Teóricas Práticas Laboratório 1 26-Fev 28-Fev Cap 1 Tecnologias Inscrições 2 04-Mar 06-Mar Cap 1 Tecnologias tutorial Mar 13-Mar Cap 1 Tecnologias tutorial Mar 20-Mar Cap 1 Tecnologias 5 25-Mar 27-Mar 6 01-Abr 03-Abr Cap 1 Tecnologias Prob 1 tutorial Abr 10-Abr Cap 2 Proj. Analógico Prob 2 tutorial Abr 17-Abr Cap 2 Proj. Analógico Prob 3 Projecto 9 22-Abr 24-Abr Cap 2 Proj. Analógico Prob 4 Projecto Abr 01-Mai Cap 2 Proj. Digital Mai 08-Mai Cap 2 Proj. Digital Prob 5 Projecto Mai 15-Mai Cap 2 Proj. Digital Prob 6 Projecto Mai 22-Mai Cap 3 Teste Mai 29-Mai Cap 3 Teste Prob 7 Projecto Jun 05-Jun Cap 4 Economia Prob 8 Projecto Jun 12-Jun Cap 5 EMC; SEUs Prob 9 Projecto Jun 19-Jun Cap 5 EMC; SEUs

17 Inscrições no laboratório No fenix, na página da disciplina: 29/02, entre as 11 e as 18h 3 alunos por grupo, inscrições individuais

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