Flávio Kenji Nishida. Projeto de um multiplicador em ponto flutuante

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1 Flávio Kenji Nishida Projeto de um multiplicador em ponto flutuante Londrina 2012

2 Flávio Kenji Nishida Projeto de um multiplicador em ponto flutuante Trabalho de Conclusão de curso apresentado à Universidade Estadual de Londrina como parte dos requisitos para obtenção do título de bacharel em Ciência da Computação. Orientador: Dr. Wesley Attrot Londrina 2012

3 Lista de Figuras 4.1 Representação em ponto flutuante p Diagrama do multiplicador p. 22

4 Lista de Tabelas 2.1 Projetos Brazil-IP p Resultado entre o multiplicador em ponto flutuante e o núcleo do Xilinx... p Parâmetros do ponto flutuante p Representação para precisão de 32 bits p. 20

5 LISTA DE SIGLAS E ABREVIATURAS SIGLA1 - Significado FPGA - Field-Programmable Gate Array VHSIC - Very High Speed Integrated Circuits VHDL - VHSIC Hardware Description Language CI - Circuito Integrado NaN - valor numérico não válido (Not a Number) CLZ - Carry Look-ahead Adder FFT - Fast Fourier Transform

6 Sumário 1 Introdução p Objetivos p Objetivos secundários p Descrição dos Capítulos p. 9 2 O Brasil e o Projeto e Desenvolvimento de Microprocessadores e outros Dispositivos Semicondutores p Brazil-IP p HT Micron p CI-BRASIL p Trabalhos relacionados p Uma implementação eficiente de um multiplicador em ponto flutuante.... p Hardware p Sinal p Somador dos expoentes p Multiplicação das mantissas p Resultados p Implementação em hardware de um Multiplicador em ponto flutuante de alta velocidade em FPGA p Hardware do sistema p Projeto do módulo principal p A - Módulo do expoente p. 15

7 B - Projeto do codificador Booth s melhorado p C - Projeto do produtor do produto parcial e compressor.. p a - Produtor do produto parcial p b - Estrutura do compressor do produto parcial p Conclusão p Representação de números em ponto flutuante p Padrão IEEE p Representação em ponto flutuante no padrão IEEE p Números normalizados, não normalizados e exceções.... p Multiplicação em Ponto Flutuante p Desenvolvimento do Projeto p Estrutura do multiplicador p. 23 Referências p. 24

8 8 1 Introdução Durante a primeira Guerra do Golfo em Dhahnan 1991, mísseis iraquianos Scud foram lançados contra uma base americana onde houve a morte de 28 soldados americanos e aproximadamente 100 feridos. O número de feridos e mortos poderiam ser de 0 pessoas se o sistema de defesa dos mísseis Patriot não falhasse durante o ataque iraquiano. O sistema de defesa dos mísseis Patriot falhou na intercepção dos mísseis Scud pela falha no radar com o sistema, pela baixa precisão de arredondamento no cálculo do tempo. o tempo que o sistema incrementava era de 0,1 segundo, esse valor era representado na base 2 com 24 bits de precisão, resultando no valor de 0, segundo. Esse valor em um período pequeno de tempo não acarretaria em nenhum problema para o sistema, porém para tempo maiores, como 20 horas em funcionamento contínuo, o erro já era considerado muito alto, chegando ter mais de 50% de deslocamento da posição de interceptação, não identificando mais os misseis Scud. No caso de Dhahnan, o sistema já estava funcionando a mais de 100 horas seguidas, ou seja, mais de 680 metros de deslocamento do radar. As soluções possíveis nesse caso seriam no aumento da precisão do sistema aumentando os bits de precisão ou simplesmente desligar e religar a cada período curto de tempo(defense, 1992). O ponto flutuante surgiu da necessidade de uma representação numérica onde a sua representação possa ser em grande intervalo de números com poucos dígitos para sua representação. Além de representar precisamente um valor numérico, calcular dois valores em ponto flutuante, como somar, multiplicar, dividir e subtrair, sem que haja erro de truncamento e com tempo de resposta imediato é um ponto crucial principalmente para sistemas críticos. 1.1 Objetivos O desenvolvimento de métodos aritméticos em ponto flutuante com custo computacional baixo e com erro de truncamento mínimo vem sendo cada vez mais exigido em sistemas com alto desempenho. Atualmente o padrão IEEE 754 para Ponto Flutuante é utilizado pela maioria dos fabricantes, o intuito do surgimento do IEEE 754 é a padronização

9 1.2 Objetivos secundários 9 do ponto flutuante para que um mesmo programa ou sistema possa obter os mesmo resultado em diferentes tipos de máquinas (STANDARDS; SOCIETY, 2008). O projeto deste trabalho é desenvolver um multiplicador em ponto flutuante tem como objetivo de desenvolver um multiplicador que possa calcular valores em ponto flutuante com o padrão estabelecido pela IEEE 754 e que o mesmo seja modelado na linguagem VHDL (D Amore, 2005). 1.2 Objetivos secundários A motivação deste projeto é para contribuir para o desenvolvimento de uma arquitetura nova de processador nacional. Nos últimos anos o Brasil tem focado em capacitar projetistas e expandir a produção interna de circuitos integrados no país. No momento o governo brasileiro vem incentivando com cursos, programas para criação de projetos de CI, VLSI e IP cores e implantação de industrias de semicondutores no país. 1.3 Descrição dos Capítulos Capítulo 2 - O brasil e o Projeto e Desenvolvimento de Microprocessadores e outros Dispositivos Semicondutores: Falará sobre os projetos e programas para o desenvolvimento de microprocessadores e outros dispositivos no brasil e os investimentos para instalações de empresas de semicondutores. Capítulo 3 - Trabalho Relacionados: Neste capítulo serão descritos os métodos e os resultados dos trabalhos relacionados. Capítulo 4 - Representação de números em ponto flutuante: Será detalhado a representação do ponto flutuante, o padrão estabelecido pela IEEE. Capítulo 5 - Multiplicaçao em Ponto Flutuante: Será descrito a aritmética da multiplicação do ponto flutuante. Capítulo 6 - Desenvolvimento do Projeto:

10 10 2 O Brasil e o Projeto e Desenvolvimento de Microprocessadores e outros Dispositivos Semicondutores 2.1 Brazil-IP O Brazil-IP (BRAZIL-IP, 2009) (Brazil Intelectual Property) é um Programa Federal entre oito universidades brasileiras (USP, UFMG, UFCG, UFPE, UNB, UFRGS, PU- CRS e UNICAMP) que tem como objetivo formar pessoas qualificadas em projetos de Circuito Integrado, VLSI (Very Large Scale Integration) e IP cores. Atualmente o Brazil-IP está na sua segunda edição onde é composto por 16 universidades (UEFS, UFC, UFCG, UFPA, UFPB, UFPE, UFRN, UFS, UFSC, UFSM, UNESP, UNICAMP, UNIFEI, UNIPAMPA, UNI- VALI, UFMS) O projetos de cada universidades está na Tabela 2.1 Universidades UEFS UFC UFCG UFPA UFPB UFPE UFPE UFRN UFS UFSC \ DCT UFSC \ LCI Projetos MPEG-2 AAC-LC Audio Decoder Java Optimized Processor with Debug Support Speaker Verification (SPVR) Stepper Motor Programmable Controller Biological Signal and Medical Images Lossless Compressor Direct Memory Access Controller - DMA Controller McBSP Controller Successive Approximation ADC Multimedia Interface Transmitter IP 2D 4 Design and Prototyping of an IP-Core for Encoding Images in JPEG Format Radio Frequency Controller

11 2.2 HT Micron 11 Universidades UFSM/CT UFSM/GMICRO UNESP UNICAMP UNIFEI UNIPAMPA UNIVALI Projetos Operational Amplifier with Digital Adjustement of Structural Features Full Duplex Internet Protocol Version 4 Implementation Filters For Digital Image Processing Sem informação Flash Memory Reading Controller Floating Point Unit 32 Bits Single Precision IEEE 754 Standard LIN Slave Interface Tabela 2.1: Projetos Brazil-IP 2.2 HT Micron A Empresa HT Micron foi fundada em 2009 e é formada por uma joint venture 1 entre a sul-coreana Hana Micron e pelo grupo Parit Participações. Seu foco principal é em manufatura, desenvolvimento de projetos de encapsulamento e de teste de produtos de diferentes tecnologias. A matriz da HT Micron está localizada no Campus da Universidade do Vale do Rio dos Sinos em São Leopoldo, Rio Grande do Sul. Atualmente a HT Micron já iniciou a produção e lançou o primeiro lote de chips encapsulados, para cartões bancários e celulares, ainda em fase de certificação em algumas empresas. Também está preparando a produção de encapsulamento de chip de memórias para microcomputadores e notebooks (Chang Ho et al., 2009). 2.3 CI-BRASIL CI-BRASIL é um programa da Secretaria de Poĺıtica de Informática (SEPIN) e do Ministério da Ciência, Tecnologia e Inovação (MCTI). O programa tem como objetivo possibilitar que o país de desenvolva um ecossistema em microeletrônica para que possa se inserir no mercado internacional de semicondutores (SEPIN; MCTI; FEDERAL, 2005). A grande motivação para o desenvolvimento do programa é a necessidade cada vez maior da utilização de semicondutores em diversas área na economia mundial e o desenvolvimento de CI no país se torna uma questão de estratégia tanto comercial como de 1 Uma associação de duas ou mais empresas onde não há fusão ou absorvição uma da outra, sendo independentes uma das outras. Tem como objetivo a longo prazo de ter benefícios financeiros em um investimento comum.

12 2.3 CI-BRASIL 12 independência tecnológica. O CI-BRASIL criou três principais eixos para alcançar seus objetivos, com cada um com a sua respectiva estratégia. O primeiro eixo é a incentivação na criação de projetos de CI, para isso apoia a criação e desenvolvimento de 20 Design Houses em todo o país. O segundo eixo é a expansão de formação de projetistas de CI, desde 2008 o Programa Nacional de Formação de Projetistas de CI vem formando projetista no país. Atualmente com dois Centros de Treinamento (CT1 e CT2) já formaram mais de 500 projetistas de CI. No terceiro eixo é a promoção de criação de industrias nacionais de semicondutores, um exemplo é a construção da fábrica da empresa HT Micron no Rio Grande do Sul(SEPIN; MCTI; FEDERAL, 2005). Adicionar informaçoes

13 13 3 Trabalhos relacionados 3.1 Uma implementação eficiente de um multiplicador em ponto flutuante Mohamed Al-Ashrafy, Ashraf Salem e Wagdy Anis implementaram um multiplicador em ponto flutuante no padrão IEEE 754 de precisão simples sem tratamento para arredondamento para FPGA Xilinx Virtex-5 em VHDL (AL-ASHRAFY; SALEM; ANIS, 2011). A intenção do artigo é implementar um multiplicador de forma eficiente Hardware O hardware do multiplicador foi separado na seguinte forma: Sinal Somador dos expoentes Multiplicador das mantissas Normalização Sinal XOR. Para verificar se o resultado é negativo ou positivo, o valor é definido por um Somador dos expoentes O somador do expoente foi implementado um somador sem sinal e com tempo de resposta não tão rápido, pois o multiplicador terá um tempo de resposta maior em

14 3.1 Uma implementação eficiente de um multiplicador em ponto flutuante 14 relação a soma do expoente. Para o somador dos expoentes foi utilizado somadores completos e um meio somador Multiplicação das mantissas O multiplicador das mantissas foi implementado um multiplicador sem sinal, a arquitetura do multiplicador é de 24 bits simples com três estágios. No primeiro estágio utiliza um conjunto de somadores parciais. No segundo estágio utilizou somadores completos e no ultimo estágio somadores completos com propagação de carryna horizontal Resultados Foi utilizado um testbench para gerar estímulos para aplicar no multiplicador em ponto flutuante e no núcleo do Xilinx. O núcleo do Xilinx teve que ser alterado para indicar frag para underflow e overflow, com latência máxima para três ciclos. Multiplicador em ponto Núcleo do Xilinx flutuante CLB Slices DFF Frequência máxima MHz MHz Tabela 3.1: Resultado entre o multiplicador em ponto flutuante e o núcleo do Xilinx O tamanho do núcleo do Xilinx é menor pois não trunca/arrendonda os 48 bits da multiplicação no qual reflete na quantidade de registradores para executar sobre os bits extras e também no geradores de função.

15 3.2 Implementação em hardware de um Multiplicador em ponto flutuante de alta velocidade em FPGA Implementação em hardware de um Multiplicador em ponto flutuante de alta velocidade em FPGA No artigo (RENXI; SHANGJUN, 2009) foi implementado um multiplicador em ponto flutuante de precisão simples no padrão IEEE 754 com o produto parcial comprimido pelo algoritmo Radix-4 Booth s e o compressor 4:2 para somar e carry vector. O multiplicador em ponto flutuante tem sido bem sucedido no processador FFT Hardware do sistema O multiplicador foi utilizado especialmente para um processador FFT, adotando a técnica de pipeline para que funcionasse de forma estável a 80 MHz Projeto do módulo principal A - Módulo do expoente O módulo do expoente tem 8 bits com sinal de carry que é utilizado para a normalização do resultado com as seguintes regras: 1. Se normalização é igual a zero, então o expoente não muda, senão adiciona Se o sinal do carry dos dois níveis anteriores foram 00, então o resultado é underflow, se for 11, então é overflow, senão os resultados são normais. Se aparecer overflow, então parte do expoente será tudo 1 e parte da mantissa será tudo 0, tornando como infinito no padrão IEEE 754. Caso ocorra underflow, então o expoente se tornará tudo 0 no resultado do multiplicador, que é o infinitesimal no padrão IEEE Se o sinal do carry for 1, será determinada pelo sinal da normalização para definir se é overflow B - Projeto do codificador Booth s melhorado Como o tempo de atraso é determinado pelo número dos produtos parciais, utilizando um codificador Radix-4 Booth será adotado para melhorar o esquema de codificação tradicional no projeto. Foi adotado a técnica de verificar cada ciclo, onde o número dos produtos parciais é reduzido para 13.

16 3.2 Implementação em hardware de um Multiplicador em ponto flutuante de alta velocidade em FPGA16 Na codificação irá obter o Zero, NEG, ADD S UB e ADD S UB2. Zero expressa a operação da mantissa no multiplicando é multiplicado por 0. N EG expressa o sinal da operação da mantissa no multiplicando, onde 0 é positivo e 1 é negativo. A combinação de ADD SUB e NEG expressa A operação da mantissa é multiplicado por 1 ou 1. A combinação de ADD SUB2 e NEG expressa A operação da mantissa é multiplicado por 2 ou C - Projeto do produtor do produto parcial e compressor a - Produtor do produto parcial segue as seguintes regras: De acordo ao princípio do codificador Booth, o produtor do produto parcial P P i = SHIF T NEG + SHIF T NEG SHIF T = ZERO (ADD SUB A i + ADD SUB2 A i 1 ) bit escondido e bit do sinal. Aonde P P i é o produto parcial e A i o multiplicando. Depois da extensão do b - Estrutura do compressor do produto parcial Foi implementado uma estrutura de um compressor tradicional de um produto parcial melhorada e um compressor 4:2, um compressor 3:2, um somador completo e um meio somador são usado simultaneamente para implementar um compressor rápido para os 13 produtos parciais Conclusão O novo hardware implementado de um multiplicador em ponto flutuante de alta velocidade em uma FPGA é desenvolvido baseado na técnica em pipeline. O tempo de simulação mostrou que o multiplicador em ponto flutuante pode rodar numa frequência de 80 MHz constantemente de forma estável. O multiplicador tem sido bem adotado no processador FFT.

17 17 4 Representação de números em ponto flutuante A dificuldade em representar valores muito grandes ou muito pequenos, como fracionário, fez com que se buscasse vários tipos de representação numérica. O ponto flutuante se mostrou ser a melhor alternativa pois necessita de pouco dígitos para representar um intervalo grande de valores numéricos. A representação em binário tem a seguinte forma: ( 1) S M B ±E Onde S é sinal, M a mantissa, E o expoente e B a base. O sinal demonstra se o valor a ser representado é positivo ou negativo, a mantissa é o valor do significando. Um problema para a representação em ponto flutuante é a sua variedade de representar o mesmo número em ponto flutuante. O exemplo a seguir pode demonstrar algumas representações que são equivalentes: 1, , , Para simplificar a forma de representação em ponto flutuante, se pede que o número esteja normalizado. A normalização é o deslocamento do ponto para esquerda ou pra direita onde o ponto irá estar a esquerda do dígito diferente de zero mais à esquerda. Como no exemplo anterior, o valor normalizado terá a seguinte forma: 0,

18 4.1 Padrão IEEE Quando aplica-se a normalização, o primeiro dígito à direita do ponto será 1, esse dígito não terá mais necessidade de ser armazenado, chamando de dígito escondido (STALLINGS, 2003), resultado do valor 0, Padrão IEEE 754 O padrão IEEE 754(STANDARDS; SOCIETY, 2008) foi estabelecido para normalizar o formato para representar números em ponto flutuante, assim tornando mais compatível o uso do ponto flutuante entre um programa em várias máquinas diferentes. Para o padrão IEEE 754 são estabelecidos o padrão de precisão em 16 bits, 32 bits, 64 bits, 128 bits e maior que 128 bits Representação em ponto flutuante no padrão IEEE 754 A tabela 4.1 mostra os parâmetros de cada precisão Tabela 4.1: Parâmetros do ponto flutuante Parâmetro 16 bits 32 bits 64 bits 128 bits k bits (para k 128) Tamanho de múltiplos de 32 armazenamento (k) Precisão (p) inteiro(k-(4 log 2 (k)))+13 Expoente máximo (k p 1) 1 (emax) Parâmetros para codificação Expoente polarizado emax (bias) s (sinal) w (tamanho do inteiro(4 log 2 (k)) 13 expoente) t (tamanho do k-w-s significando) k (tamanho s+w+t de armazenamento) A função inteiro() arrendonda para o inteiro mais próximo do valor obtido. A precisão mais utilizada em ponto flutuante é de 32 bits e 64 bits. Para

19 4.1 Padrão IEEE demonstrar números normalizados, não normalizados e exceções, a precisão de 32 bits será adotado como exemplo Números normalizados, não normalizados e exceções Em qualquer precisão de ponto flutuante existe uma lacuna onde a representação se torna impossível pela sua limitação na representação como na figura 4.1 que mostra os valores representáveis pela precisão de 32 bits. Figura 4.1: Representação em ponto flutuante Há momentos no sistema que os resultados apresentados em uma operação ultrapassa os valores representáveis pelo ponto flutuante. Gerando as seguintes situações: Overflow no expoente: Quando o expoente excede o valor máximo do expoente. Alguns sistemas isso pode ser representado como + ou. Underflow no expoente: Quando o menor valor do expoente é excedido. Pode-se representar como 0. Overflow na mantissa: Ocorre quando a soma de duas mantissas, o dígito esquerdo do ponto é incrementado. Quando isso ocorre, deslocasse a mantissa para esquerda e incrementa o expoente. Underflow na mantissa: Ocorre quando alinha a mantissa e os valores menos significativos são perdidos. O arredondamento se torna necessário em algums situações. O padrão IEEE 754 limita a representação de valores para que não haja problema de representação. Para a precisão de 32 bits, ou precisão simples, tem 8 bits de expoente e 23 bits de mantissa. Na tabela 4.2 mostra os valores de representações possíveis.

20 4.1 Padrão IEEE Tabela 4.2: Representação para precisão de 32 bits Expoente Mantissa Valor Representação 0<E<255 Qualquer valor ( 1) s 2 (e 127) 1+M Normalizado positivo ou negativo E=0 M=0 ( 1) s 0 ± zero E=0 M 0 ( 1) s 2 ( 126) 0+M Não normalizado positivo ou negativo E=255 M=0 ( 1) s ± infinito E=255 M 0 NaN NaN

21 21 5 Multiplicação em Ponto Flutuante A aritmética de um multiplicador em ponto flutuante é mais simples em relação as operações de soma e subtração pelo fato de não haver necessidade de igualar os expoentes dos pontos flutuantes na operação. Na multiplicação verifica se pelo menos um dos dois pontos flutuantes é zero. Caso seja verdade, retorna o resultado como zero. Posteriormente soma os expoentes e subtrai com o valor polarizado. Verifica se o expoente gerou overflow ou underflow, caso verdade para um dos dois casos, retorna um resposta de erro. Finalizando, multiplica as mantissas, normaliza e arrendonda a multiplicação retornando o valor final da multiplicação dos pontos flutuantes.

22 5 Multiplicação em Ponto Flutuante 22 Figura 5.1: Diagrama do multiplicador

23 23 6 Desenvolvimento do Projeto Introdução 6.1 Estrutura do multiplicador O multiplicador em ponto flutuante terá 4 etapas na sua estrutura: 1. Checagem de multiplicação por zero; 2. soma do expoentes e geração dos produtos parciais; 3. subtração do expoentes e soma dos produtos parciais; 4. normalização do produto;

24 24 Referências AL-ASHRAFY, M.; SALEM, A.; ANIS, W. An efficient implementation of floating point multiplier Saudi International Electronics, Communications and Photonics Conference (SIECPC), Ieee, p. 1 5, abr Disponível em: < /epic03/wrapper.htm?arnumber= >. BRAZIL-IP. Brazil-IP Disponível em: < Chang Ho, C. et al. HT Micron Disponível em: < D Amore, R. VHDL: descriçao e síntese de circuitos digitais. Rio de Janeiro: LTC, p. DEFENSE, P. Software Problem Led to System Failure at Dhahran, Saudi Arabia. US GAO Reports, report no. GAO/IMTEC-92-26, RENXI, G.; SHANGJUN, Z. Hardware implementation of a high speed floating point multiplier based on FPGA. In: th International Conference on Computer Science & Education. IEEE, p ISBN Disponível em: < SEPIN; MCTI; FEDERAL, G. CI Brasil Disponível em: < STALLINGS, W. Arquitetura e Organização de Computadores: Projeto para o Desempenho. 5. ed. [S.l.]: Prentice Hall, STANDARDS, M.; SOCIETY, C. IEEE Std (Revision of IEEE Std ), IEEE Standard for Floating-Point Arithmetic. v. 2008, n. August, Disponível em: <