Integer Adder / Branch Resolution. Floating-Point Adder. Floating-Point/Integer Multiplier. Load/Store Unit

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1 Arquitectura de Computadores 2 o Semestre (2015/2016) MEAer 2 o Teste - 16 de Junho de 2016 Duração: 1h30 + 0h15 Regras: Resolva o teste no próprio enunciado. O espaço reservado para cada pergunta é suficiente para a sua resposta. Tenha em atenção que cada grupo deve ficar em folhas separadas. Utilize os espaços reservados para rascunho. Identifique todas as folhas que entregar. Folhas não identificadas não serão cotadas! Responda ao teste com calma. Se não sabe responder a uma pergunta, passe à seguinte e volte a ela no fim. I. A arquitectura em pipeline apresentada reflecte uma tendência habitual em muitos processadores que desdobra em dois estágios independentes a descodificação das instruções (estágio Decode ) e a leitura dos operandos do banco de registos (estágio Issue ). Para além disso, o acesso à memória é desdobrado em dois estágios independentes, correspondentes ao cálculo e descodificação do endereço efectivo (estágio M1 ) e à leitura/escrita do elemento de memória (estágio M2 ). Integer Adder / Branch Resolution X Floating-Point Adder Fetch Decode Issue A1 A2 A3 Writeback F D I Floating-Point/Integer Multiplier W P1 P2 P3 P4 P5 Stall ID Load/Store Unit M1 M2 EXE Admita ainda que: Apesar de não terem sido implementados quaisquer mecanismos para resolução automática de conflitos de dados, o pipeline do processador inclui caminhos de adiantamento de dados (forwarding) definidos entre as saídas dos andares X/A3/P5/M2 e as entradas dos andares X/A1/P1/M1. A predição de saltos está implementada de acordo com uma política estática do tipo predict not taken, com resolução da condição de salto no estágio X. Por conseguinte, em caso de salto tomado, a instrução de destino apenas pode ser lida da memória de programa quando a instrução de salto entra na fase seguinte à X. Em caso de conflito (qualquer que ele seja), as instruções são bloqueadas ( Stall ) na fase D. Os registos (de 64-bits) da unidade de vírgula flutuante são representados por Fx, enquanto que os registos da unidade inteira são representados por Rx. Existem dois barramentos independentes para acesso às memórias de dados e de programa. A frequência de funcionamento do processador é de 1,5 GHz. O troço de código seguinte foi executado para filtrar N=256 amostras x(i) obtidas através do porto de I/O correspondente ao endereço (fixo) FFh: y(n) = 1/2.y(n 1) + (1 1/2).x(n 1) (01) loop: mul.d F2,F2,F10 ; F2 = y(n-1) (02) l.d F1,FFh(R0) ; F10 = sqrt(1/2) (03) mul.d F1,F1,F11 ; F11 = 1-sqrt(1/2) (04) add.d F2,F1,F2 (05) addi R1,R1,#-8 (06) s.d F2,8000h(R1) (07) bnez R1,loop ; Branch if not equal zero Admita que todos os registos foram previamente inicializados de acordo com os valores pretendidos. Número: Nome: Pág. 1 de 8

2 1 Val. (a) Represente o diagrama temporal da execução da primeira iteração do ciclo deste programa. Represente as diversas fases por que passa cada instrução, através dos símbolos F, D, I, X/P/A/M e W. Não se esqueça de representar todos os Stalls que possam ocorrer. INSTRUCTIONS mul.d F2,F2,F10 2 l.d F1,FFh(R0) 3 mul.d F1,F1,F11 4 add.d F2,F1,F2 5 addi R1,R1,#-8 6 s.d F2,8000h(R1) 7 bnez R1,loop Val. (b) Calcule o número de ciclos de relógio necessários para executar este programa. Calcule, também, o valor das seguintes métricas de desempenho: CPI, MIPS. NOTA: pode ter de estender o diagrama temporal anterior para além da primeira iteração deste ciclo, de modo a analisar o padrão de execução após atingir o regime estacionário. 1 1 / 2 Vals. (c) Considere agora uma versão modificada deste processador, através da antecipação da resolução de salto para o estágio de Issue, passando assim a assumir saltos atrasados com dois branch delay slots. Por conseguinte, em caso de salto tomado, a instrução de destino é lida da memória de programa quando a instrução de salto entra no andar X do pipeline. Optimize a execução do segmento de código através da re-ordenação das instruções INSTRUCTIONS Número: Nome: Pág. 2 de 8

3 1 / 2 Val. (d) Quantos ciclos de relógio são necessários para executar esta versão do programa? 2 Vals. (e) Optimize ainda a execução do segmento de código anterior, aplicando as seguintes técnicas: Loop-unrolling (o número de iterações deve ser reduzido por um factor de 2); Renomeação de registos (pode utilizar qualquer um dos 32 registos inteiros/vírgula flutuante) ainda não utilizados INSTRUCTIONS Quantos ciclos de relógio são necessários para executar esta variante do programa? 1 Val. (f) Calcule a aceleração (speed-up) obtida, face à versão original do algoritmo. Número: Nome: Pág. 3 de 8

4 II. Para processar o sinal obtido de um tubo de Pitot utilizado na medida da velocidade de um avião, foi utilizado um microcontrolador de 32-bits (embebido no sensor) que implementa o seguinte troço de código: #define SIZE 1024 int aux[size]; int x1,x2,x3,x4; int in[size]; int out[size]; register int i; /* 32-bits integer in a register */... for(i=0; i<(size-2); i++) out[i] = 0.25*in[i] *in[i+1] *in[i+2]; O microcontrolador utilizado opera a uma frequência f clk = 5 MHz e contém duas caches independentes: cache de programa com 512 Bytes e cache de dados com 1024 Bytes. Ambas as caches usam mapeamento directo e blocos de 16 Bytes, com t H = T clk. As caches têm uma política de escrita write-back e estão equipadas com um write-buffer. A memória primária requer 230 ns para transferir cada palavra de 32-bits (simultaneamente para as caches e para o processador). Todos os barramentos (dados e endereços) que ligam o processador, caches e memória têm 32 bits. O compilador não realizou qualquer optimização, pelo que os operandos são lidos na mesma ordem que aparecem no programa (ex.: para uma dada instrução de 2 operandos Dest = Op1 OP Op2, a ordem de acesso será: Op1, Op2, Dest). As variáveis são alocadas em regiões adjacentes, na mesma ordem em que foram declaradas no programa e por ordem crescente de endereços. Assuma ainda que o processador não mantém os operandos nos seus registos internos após a execução de cada instrução e que todas as posições da cache estão inválidas no início da execução. 1 1 / 2 Vals. (a) Descreva a organização da cache de dados, identificando como os bits de endereço são usados para aceder a cada posição. Desenhe um esboço da organização da cache. Número: Nome: Pág. 4 de 8

5 1 1 / 2 Vals. (b) Represente os vectores aux[size], in[size] e out[size] no mapa de memória. Assuma que o elemento aux[0] está alocado no endereço h. Decomponha os bits dos endereços aux[0], in[0] e out[0] nos campos correspondentes à tag, index e offset da cache de dados. 1 1 / 2 Vals. (c) Tendo em conta a caracterização apresentada para a cache de dados, determine a taxa de sucesso (hit-rate) da cache para este troço de programa. Para o efeito, deverá enumerar todas as posições de memória que são acedidas durante o menor número de iterações do ciclo for que permita determinar o padrão de sucesso/insucesso, identificando para cada acesso: i) o endereço respectivo (na forma simbólica in[1], out[2], etc.); ii) numero da linha (index) utilizada; iii) sucesso (hit) ou insucesso (miss) no acesso. Número: Nome: Pág. 5 de 8

6 1 Val. (d) Repita a alínea anterior assumindo que a escrita dos valores calculados ao longo do programa se efectua para o vector aux[] em vez de se utilizar o vector out[], isto é: aux[i] = 0.25*in[i] *in[i+1] *in[i+2] Justifique as diferenças observadas. 1 1 / 2 Vals. (e) Calcule o tempo médio de acesso à memória para as duas alternativas consideradas nas alíneas (c) e (d), tendo em consideração a interligação descrita anteriormente entre o processador, a cache e a memória primária. NOTA: caso não tenha respondido às perguntas anteriores, assuma os valores de 40% e 60% para as duas alternativas consideradas (escolha o valor mais conveniente). Número: Nome: Pág. 6 de 8

7 III. O sistema de encaminhamento de bagagens de um aeroporto está equipado com um microcontrolador de 32-bits, a correr a uma frequência de f clk = 1 GHz, e ligado a uma memória DRAM de 1 GByte (que preenche todo o espaço de endereçamento físico) endereçada em palavras de 32-bits e com um tempo de acesso de 40 ns. O sistema de memória virtual implementado é composto por uma tabela de tradução hierárquica, em que cada página compreende um espaço de 16 kbytes e cada descritor ocupa 64-bits. O espaço de endereçamento virtual compreende 2 34 palavras de 32-bits. Este sistema está ainda equipado com uma TLB, com um tempo de acesso máximo igual a 3,5 ns. O processador incorpora uma cache unificada com um tempo de acesso (em hit) correspondente a 2 períodos de relógio e um hit-rate de 80%. 1 1 / 2 Vals. (a) Represente (através de um esboço) a estrutura de tradução de cada endereço virtual, indicando como os bits de endereço são utilizados na tradução. 1 Val. (b) Calcule o tempo médio de acesso à memória, no caso de ocorrer um Hit na TLB. Número: Nome: Pág. 7 de 8

8 1 Val. (c) Calcule o tempo médio de acesso à memória, no caso de ocorrer um Miss na TLB. Assuma que todas as estruturas de tradução se encontram em cache ou na memória primária. 1 Val. (d) Calcule o tempo médio de acesso à memória, considerando uma probabilidade de sucesso na TLB de 90%. 1 1 / 2 Vals. (e) Para comunicar com cada tapete de encaminhamento da bagagens, o sistema utiliza um barramento série assíncrono do tipo RS-232. A parametrização adoptada considera 2 startbits, 8 bits de dados, 1 bit de paridade (par) e 1 stop-bit, com um ritmo de 9600 símbolos por segundo. As palavras são transmitidas começando pelo bit mais significativo. Indique a sequência de símbolos enviados para transmitir a seguinte sequência numérica: {FFh, C7h, 1Ah, 00h}. Identifique todos os símbolos de controlo (ex: Start, Paridade, Stop). Indique, o tempo necessário para transmitir uma lista constituída por 16 kbyte. Justifique. Número: Nome: Pág. 8 de 8