Resolva as seguintes alíneas fazendo todas as simplificações que considerar convenientes, anotando-as junto da resposta.

Transcrição

1 1. Considere um processador com ISA compatível com o MIPS64 e com funcionamento superpelining (Fetch, Decode, Issue, Execute, Write-back), com mecanismos de forwarding de dados, sendo o estágio de Execute composto pelas seguintes unidades pipelined: ALU de inteiros (e resolução dos conflitos de controlo) - 1 estágio Barrel Shifter - 2 estágios Load/Store - 2 estágios (cálculo do endereço + acesso à memória) Conversão entre inteiros e floating point - 2 estágios Soma/subtração floating point - 3 estágios Multiplicação floating point - 2 estágios Divisão floating point - 10 estágios Resolva as seguintes alíneas fazendo todas as simplificações que considerar convenientes, anotando-as junto da resposta. Memória de instruções Operação LDI R1,#1000 ; R LDI R2,#2600 ; R LDI R3,#3000 ; R loop: L.D F1,0(R1) ; F1 M[R1+0] DIV.D F1,F1,F0 ; F1 F1 / F0 CVT.D R4,F1 ; R4 DOUBLE TO INT(F1) DSLL R4,R4,#2 ; R4 R4 << 2 DADD R4,R3,R4 ; R4 R3 + R4 LD R5,0(R4) ; R5 M[R4+0] DADD R5,R5,#1 ; R5 R5 + 1 DADD R1,R1,#8 ; R1 R1 + 8 SD R5,0(R4) ; M[R4+0] R5 BNE R1,R2,loop ; PC loop se R1 R2 1.0 val. (a) Identifique, directamente no código em cima, todos os conflitos gerados durante a execução do código. Para cada caso, indique ainda o número de ciclos de relógio necessários à resolução do mesmo. 1.0 val. (b) Determine o CPI médio do processador na execução do código indicado. Num.: Nome: Pág. 1

2 Memória de instruções Operação LDI R1,#1000 ; R LDI R2,#2600 ; R LDI R3,#3000 ; R loop: L.D F1,0(R1) ; F1 M[R1+0] DIV.D F1,F1,F0 ; F1 F1 / F0 CVT.D R4,F1 ; R4 DOUBLE TO INT(F1) DSLL R4,R4,#2 ; R4 R4 << 2 DADD R4,R3,R4 ; R4 R3 + R4 LD R5,0(R4) ; R5 M[R4+0] DADD R5,R5,#1 ; R5 R5 + 1 DADD R1,R1,#8 ; R1 R1 + 8 SD R5,0(R4) ; M[R4+0] R5 BNE R1,R2,loop ; PC loop se R1 R2 1.5 val. (c) Admita que altera o processador de forma a fazer issue de duas instruções por ciclo de relógio. Determine qual o speed-up atingido pelo novo processador considerando que a frequencia de trabalho se mantem constante. Justifique a sua resposta. Num.: Nome: Pág. 2

3 2.0 val. (d) Indique, justificadamente, quais os tipos de conflitos que uma arquitectura superpipelined como a indicada pode gerar (assuma issue de multiplas instruções por ciclo de relógio). Para cada caso, ilustre com um exemplo. Num.: Nome: Pág. 3

4 2. Considere a execução do seguinte troço de código um processador super-escalar com execução expeculativa. Resolva as seguintes alíneas assumindo o resultado das instruções de controlo indicado na tabela da direita. Assim, por exemplo, o ciclo identificado pela etiqueta CALC é efectuado 5 antes da execução chegar ao ciclo identificado pela etiqueta LOOP Código Assembly Resultado das instruções de controlo por iteração (T - Taken; N - Not Taken) Iteração número: CALC: BGE R4,CALC T T T T N T T T N N N N LOOP: BEQ R1,R2,NEXT N N T T N N N T N N T T T B LOOP T T T T T T T NEXT: BEQ R4,R6,EXIT N N N N N T B CALC T T T T T 0.5 val. (a) Indique, justificadamente, qual a taxa de sucesso na predição de salto, admitindo que o processador implementa um preditor de salto estático do tipo not taken. 1.5 val. (b) Considere um preditor de saltos dinâmico com um Branch Predit Buffer (BPB) de 2 bits. Assinale quais os saltos correctamente preditos, colocando, directamente na tabela, uma bola à volta da letra (T ou N) correspondente. Indique ainda, em cima de cada salto (letra T ou N), qual o estado do preditor após a execução do troço de código. Num.: Nome: Pág. 4

5 3. Considere um processador super-escalar com: agendamento dinâmico usando o algoritmo Tomasulo; execução especulativa com um preditor dinâmico associado ao andar de IF com 2 bits de BPB; issue simultâneo de três instruções por ciclo de relógio; 3 CDB e commit simultâneo de 3 instruções por ciclo de relógio; unidades funcionais com as seguintes latências: 2 INT ALU/BRANCH 1 ciclo 1 INT MULT/Barrel Shifter 2 ciclos 1 INT DIV 12 ciclos 1 LOAD/STORE 1 ciclo para cálculo do endereço + 1 ciclo para acesso à memória 2 FP ADD/MUL 4 ciclos 1 FP DIV 20 ciclos 1 INT/FP CONVERT 2 ciclos 1.5 val. (a) Indique os passos de execução do troço de código, até ao ciclo onde é resolvido o conflito de controlo (Faça todas as simplificações que achar convenientes, indicando-as junto da resposta.) Ciclo de relógio Instrução IF Issue EX CDB Commit Observações LDI LDI LDI R1,#1000 R2,#2600 R3,#3000 loop: L.D F1,0(R1) DIV.D CVT.D DSLL DADD LD DADD DADD SD BNE F1,F1,F0 R4,F1 R4,R4,#2 R4,R3,R4 R5,0(R4) R5,R5,#1 R1,R1,#8 R5,0(R4) R1,R2,loop Num.: Nome: Pág. 5

6 Memória de instruções Operação LDI R1,#1000 ; R LDI R2,#2600 ; R LDI R3,#3000 ; R loop: L.D F1,0(R1) ; F1 M[R1+0] DIV.D F1,F1,F0 ; F1 F1 / F0 CVT.D R4,F1 ; R4 DOUBLE TO INT(F1) DSLL R4,R4,#2 ; R4 R4 << 2 DADD R4,R3,R4 ; R4 R3 + R4 LD R5,0(R4) ; R5 M[R4+0] DADD R5,R5,#1 ; R5 R5 + 1 DADD R1,R1,#8 ; R1 R1 + 8 SD R5,0(R4) ; M[R4+0] R5 BNE R1,R2,loop ; PC loop se R1 R2 1.0 val. (b) Indique, justificadamente, se o código permite explorar paralelismo ao nível de: (i) instruções; ou (ii) iterações. Num.: Nome: Pág. 6

7 4. Considere o desenvolvimento de um sistema heterogéneo, com ISA compatível com o MIPS64 e as seguintes características: Sistema multi-processador 10 processadores com execução in-order 10 processadores com execução out-of-order Barramentos de dados de 64 bits e endereços de 48 bits Memória partilhada com 16GB, endereçável ao byte Acesso a um disco rígido de estado sólido Sistema de memória virtual Endereços virtuais de 46-bits 3 níveis de tradução Entradas nas tabelas de páginas com 8B Páginas e tabelas de páginas com a mesma dimensão 1.0 val. (a) Determine a dimensão mínima das páginas de forma a garantir que consegue realizar a tradução de endereços com 3 níveis. 1.0 val. (b) Explique sucintamente para que servem os campos de Dirty e Accessed de uma PTE. Num.: Nome: Pág. 7

8 2.0 val. (c) Considere que existem um total de 20 processos a executar simultaneamente no sistema heterogénio (1 por cada core), sendo que cada um destes processos requer 39 páginas para stack, 20 páginas para programa e 236 páginas para heap. Admitindo que a stack cresce no sentido de endereços decrescentes (começando em FF..Fh) e que programa e heap estão armazenados em páginas virtualmente contiguas (comaçando em 000h), indique: o espaço total de memória requerido pelos processos (incluindo tradução de endereços); o espaço máximo ocupado pelo sistema operativo de forma a garantir que não necessita de fazer trocas de páginas entre a RAM e o dísco de estado sólido. Nota: se não realizou a alínea a, assuma que a dimensão das páginas é de 4KB. Num.: Nome: Pág. 8

9 5. Considere o projecto do sistema de hierarquia de memória de um dos processadores indicados na alínea anterior. 2.0 val. (a) Projecte uma cache de dados de nível 1 de forma a minimizar a taxa de falhas durante a execução do troço de codigo indicado. Assuma que a área de silício onde deverá colocar a cache tem capacidade para guardar um máximo de 4KB de dados e que cada linha pode conter um máximo de 64B. Esboçe a estrutura da cache projectada e indique a taxa de falhas. #define N (1024*512); double *A; unsigned *B; register int max,k; for (i=0, max=0 ; i<n; i++) if (A[i]>max) max=a[i]; for (i=0;i<n; i++) { k = (int) (256*A[i]/max); B[k]++; } Num.: Nome: Pág. 9

10 1.0 val. (b) Indique, justificadamente, se é possível re-escrever o código indicado de forma a minimar a taxa de falhas na cache. #define N (1024*512); double *A; unsigned *B; register int max,k; for (i=0, max=0 ; i<n; i++) if (A[i]>max) max=a[i]; for (i=0;i<n; i++) { k = (int) (256*A[i]/max); B[k]++; } 1.0 val. (c) Explique sucintamente a diferença entre uma cache multi-nível com multi-level inclusion e com multi-level exclusion. Num.: Nome: Pág. 10

11 2.0 val. (d) Proponha um conjunto de instruções vectoriais de 256 bits forma a paralelizar o seguinte troço de código. Re-escreva o código usando as instruções vectoriais propostas. #define N (1024*512); double *A; unsigned *B; register int max,k; for (i=0, max=0 ; i<n; i++) if (A[i]>max) max=a[i]; for (i=0;i<n; i++) { k = (int) (256*A[i]/max); B[k]++; } Num.: Nome: Pág. 11

12 (página intencionalmente deixada em branco) Num.: Nome: Pág. 12