Introdução à Arquitetura de Computadores

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1 Introdução à Arquitetura de Computadores 2014/2015 1º Semestre 2º Teste 16 de Janeiro de 2015 Duração: 1h30 - O teste é sem consulta, apenas tem disponível o anexo que lhe deverá ter sido entregue com o teste. Por favor, não escreva nesse anexo e devolva-o no final do teste. - Resolva o teste no próprio enunciado, o espaço reservado para cada pergunta é suficiente para a sua resposta. Tenha em atenção que cada grupo deve ficar em folhas separadas. Utilize as costas das folhas para rascunho. - Identifique todas as folhas que entregar, folhas não identificadas não serão cotadas! - Responda ao teste com calma. Se não sabe responder a uma pergunta, passe à seguinte e volte a ela no fim. I (1, ,5 = 5 val.) Considere a seguinte rotina de interrupção em Assembly do P3. Rotina: POP R1 POP R2 PUSH R0 PUSH R1 RTI a) Quais são os passos para inicializar as interrupções por forma a que a rotina Rotina fique associada à interrupção 3? Número: Nome: 1

2 b) Qual é a funcionalidade desta rotina? c) Explique a razão de não ser atendida a interrupção após a sua primeira execução e indique que alteração terá que ser feita na rotina de interrupção para que possa ser atendida mais vezes (pode usar outros registos e não se preocupe com o salvaguardar dos mesmos)? Número: Nome: 2

3 d) Considere agora os seguintes valores para os registos do processador P3: R1 R2 R3 R4 R5 R6 R7 PC SP RE 1AB2h 1102h 1217h 415Fh 0000h FFFFh C00Ch 1102h FDA0h 0010h Na execução da instrução MOV R7, M[R2+1], indique na tabela seguinte qual é a sequência de acessos à memória, especificando o valor do barramento de endereços, do barramento de dados e tipo de acesso (leitura/escrita). - a tabela tem 5 posições, utilize apenas as que achar necessárias; - use notação hexadecimal; - use? para indicar que não tem informação suficiente para determinar um dado valor Endereço Dados Leitura/Escrita Número: Nome: 3

4 II (2 val.) 1. Indique na tabela seguinte quais as micro-operações realizadas pela micro-instrução 73CA009Dh. Operações realizadas (em RTL): NOTA1: Utilize apenas as posições da tabela que considere necessárias. NOTA2: Pode usar como rascunho a tabela disponibilizada abaixo M5 SR1 SR2 IAK FM CALU MA MB M2 1 LS MCOND CC LI LF CONST/NA MRB RB WM WR MD MAD RAD Zona de rascunho para a pergunta Número: Nome: 4

5 III (1 + 1,5 + 1,5 + 1,5 = 5,5 val.) Uma nova versão do processador P3 vai incluir uma pequena cache de instruções para melhorar o desempenho do processador. A cache, só para instruções, terá capacidade para 8 palavras, blocos com 2 palavras e terá 4 vias de associatividade. As especificações dos sistemas de memória actual e futuro são as seguintes: Actual Futuro Tempo de acesso a memória (acesso directo) 100 ns 100 ns Tempo de acesso à cache (cache hit) - 20 ns Tempo de acesso à memória (cache miss = verifica cache miss e acede a memória) ns Avalie o desempenho do P3 ao executar um troço de código que gera a sequência de acessos indicada na tabela à direita (F instruction fetch, R read data, W write data). a) Calcule o tempo médio (por acesso) de acesso à memória do P3 actual. tipo endereço F 8010 R 1000 F 8011 F 8012 F 8013 F 8014 F 8017 F 8018 W 2000 F 8019 F 801A F 801B b) Calcule o hit rate na cache de instruções do P3 futuro tendo em conta a sequência de acessos. Número: Nome: 5

6 c) Calcule o tempo médio de acesso à memória do P3 futuro tendo em conta a sequência de acessos. d) Sugira uma alteração à estrutura da cache de código, sem alterar a capacidade, que melhore o desempenho ao executar este programa. Justifique sucintamente. Capacidade = 8 palavras. Dimensão do bloco = palavras Nº de vias de associatividade =. Número: Nome: 6

7 IV ( ,5 = 4,5 val.) 1. Considere que numa comunicação série assíncrona foi recebido o sinal representado abaixo. Considere igualmente que na comunicação foram enviados 7 bits de cada vez, com o bit menos significativo inicialmente e existe um bit de paridade. A informação transmitida foi enviada ao maior ritmo possível. a) Quais os dois conjuntos de 7 bits de dados enviados? b) Admitindo que a transmissão ocorreu sem erros qual a paridade utilizada? c) Quantos bits de guarda foram utilizados? 2. Em comunicação série síncrona foi recebida a seguinte sequência de bits, da esquerda para a direita: Considerando que que a flag utilizada era e que foi utilizada a técnica de bit stuffing indique qual a sequência de bits de dados enviada. Número: Nome: 7

8 V (3 val.) Indique se as seguintes afirmações são verdadeiras ou falsas. (cada pergunta certa +0,5 val.; cada pergunta errada -0,5 valores; o valor mínimo do grupo é 0) Excepto se houver indicação contrária, todas as perguntas são relativas ao caso concreto do proces- sador P3. a) Num sistema que use interrupções vectorizadas existe apenas uma rotina de interrupção que, em função do vector de interrupção, salta para o código específico do periférico. b) Uma transferência por DMA é desencadeada por um periférico que activa a linha Bus-Request. c) As memórias ROM permitem guardar código (instruções) e a pilha. d) Considere um processador com um barramento de endereços de 20 bits no qual se pretende instalar uma memória FLASH com 256K, localizada na parte mais alta do espaço de endereçamento. O circuito de descodificação da memória (que comanda o chip-select) usa 2 linhas de endereço. e) É possível uma cache de mapeamento direto ter uma política de substituição Least Recently Used (LRU). f) d) Num protocolo de handshaking duplo o sinal de dados válidos só pode ser activado se o sinal de acknowledge estiver desactivo. Número: Nome: 8